國際大廠們之間的“3D堆疊大戰(zhàn)”

可以不必理會(huì)“摩爾定律”是否會(huì)失效的爭議，但業(yè)界多年來一直在追求提升半導(dǎo)體工藝不斷降低線寬，而線寬的微縮總是有一個(gè)極限的，到了某種程度，因?yàn)殡y度太大，就沒了經(jīng)濟(jì)效應(yīng)。許多半導(dǎo)體公司，已經(jīng)調(diào)整了應(yīng)對(duì)這新困難的戰(zhàn)略，目前3D堆疊芯片技術(shù)備受業(yè)界關(guān)注。 從世界第一款CPU誕生開始到今天，甚至包括摩爾定律本身，都是在二維層面展開的，也就是說，大家的研究重點(diǎn)都放在如何實(shí)現(xiàn)單位面積上元器件數(shù)量的增加以及微觀精度的改進(jìn)，但也有不少大廠開始提出3D堆疊的概念，把一塊芯片從二維展開至三維。 國際大廠們之間的“3D堆疊大戰(zhàn)” 在去年4月的美國加州圣塔克拉拉(Santa Clara)第二十四屆年度技術(shù)研討會(huì)上，臺(tái)積電首度對(duì)外界公布創(chuàng)新的系統(tǒng)整合單芯片(SoIC)多芯片3D堆疊技術(shù)。這在當(dāng)時(shí)被譽(yù)為可再次把三星狠狠甩在后頭、實(shí)現(xiàn)3D IC的高階封裝技術(shù)。 SoIC技術(shù)是采用硅穿孔(TSV)技術(shù)，可以達(dá)到無凸起的鍵合結(jié)構(gòu)，可以把很多不同性質(zhì)的臨近芯片整合在一起，而且當(dāng)中最關(guān)鍵、最神秘之處，就在于接合的材料，號(hào)稱是價(jià)值高達(dá)十億美元的機(jī)密材料，因此能直接透過微小的孔隙溝通多層的芯片，達(dá)成在相同的體積增加多倍以上的性能。

據(jù)了解，SoIC是基于臺(tái)積電的CoWoS(Chip on wafer on Substrate)與多晶圓堆疊(WoW)封裝技術(shù)開發(fā)的新一代創(chuàng)新封裝技術(shù)，未來將應(yīng)用于十納米及以下的先進(jìn)制程進(jìn)行晶圓級(jí)的鍵合技術(shù)，被視為進(jìn)一步強(qiáng)化臺(tái)積電先進(jìn)納米制程競(jìng)爭力的利器。2018年10月，臺(tái)積電在第三季法說會(huì)上，已針對(duì)萬眾矚目的SoIC技術(shù)給出明確量產(chǎn)時(shí)間，預(yù)期2020年開始挹注臺(tái)積電的營收貢獻(xiàn)，至2021年將會(huì)大量生產(chǎn)。 而三星作為臺(tái)積電的老對(duì)頭，在先進(jìn)封裝上自然不甘示弱。針對(duì)2.5D封裝，三星推出了可與臺(tái)積電CoWoS封裝制程相抗衡的I-Cube封裝制程，在2018年三星晶圓代工論壇日本會(huì)議上，三星公布了其封測(cè)領(lǐng)域的路線圖，就2.5D/3D封裝上來說，三星已經(jīng)可以提供I-Cube 2.5D封裝，今年將會(huì)推出3D SiP系統(tǒng)級(jí)封裝，其中I-Cube 封裝已經(jīng)可以實(shí)現(xiàn)4路HBM 2顯存堆棧。 困于10nm的Intel也在這方面尋找新的機(jī)會(huì)，其在去年年底的“架構(gòu)日”活動(dòng)中，推出其業(yè)界首創(chuàng)的3D邏輯芯片封裝技術(shù)——Foveros，F(xiàn)overos首次引入3D堆疊的優(yōu)勢(shì)，可實(shí)現(xiàn)在邏輯芯片上堆疊邏輯芯片。所以，“Foveros”邏輯芯片3D堆疊實(shí)際上并不是一種芯片，而是稱之為邏輯晶圓3D堆疊技術(shù)。 下面兩張圖對(duì)這項(xiàng)技術(shù)作了詳細(xì)介紹。第一張圖展示了Foveros如何與英特爾嵌入式多芯片互連橋接(EMIB)2D封裝技術(shù)相結(jié)合，將不同類型的小芯片IP靈活組合在一起，第二張圖則分別從俯視和側(cè)視的角度透視了“Foveros” 3D封裝技術(shù)。

該技術(shù)有望首次將晶圓的堆疊從傳統(tǒng)的無源中間互連層和堆疊存儲(chǔ)芯片擴(kuò)展到CPU、GPU和AI處理器等高性能邏輯晶圓，為整合高性能、高密度和低功耗矽制程技術(shù)的零件和系統(tǒng)鋪平了道路。設(shè)計(jì)人員可在新的產(chǎn)品形態(tài)中“混搭”不同的技術(shù)專利模組與各種存儲(chǔ)芯片和I/O配置。并使得產(chǎn)品能夠分解成更小的“經(jīng)畔組合”，其中I/O、SRAM和電源傳輸電路可以整合在基礎(chǔ)晶圓中，而高性能邏輯“晶圓組合”則堆疊在頂部。 英特爾的老對(duì)手AMD在今年3月的活動(dòng)中透露，他們正致力于在其處理器之上使用3D堆疊DRAM和SRAM的新設(shè)計(jì)來提高性能。AMD的3D堆疊技術(shù)，角度與英特爾的略有不同。此前AMD已經(jīng)將HBM2內(nèi)存堆疊在其GPU核心旁邊，這意味著內(nèi)存芯片與處理器位于同一個(gè)封裝中，這還僅僅屬于2.5D方案。但該公司計(jì)劃在不久的將來轉(zhuǎn)向真正的3D堆疊。AMD正致力于在CPU和GPU之上直接堆疊SRAM和DRAM內(nèi)存，以提供更高的帶寬和性能。 3D堆疊的好處在于縮短了電流傳遞路徑，也就是會(huì)降低功耗。不過，3D封裝的挑戰(zhàn)在于如何控制發(fā)熱。遺憾的是，AMD并未公布更多技術(shù)細(xì)節(jié)。 格芯于近日宣布推出適用于高性能計(jì)算應(yīng)用的高密度3D堆疊測(cè)試芯片，該芯片采用格芯 12nm Leading-Performance (12LP) FinFET 工藝制造，運(yùn)用Arm 3D 網(wǎng)狀互連技術(shù)，核心間數(shù)據(jù)通路更為直接，可降低延遲，提升數(shù)據(jù)傳輸率，滿足數(shù)據(jù)中心、邊緣計(jì)算和高端消費(fèi)電子應(yīng)用的需求。此外，兩家公司還驗(yàn)證了一種3D可測(cè)試性設(shè)計(jì)(DFT)方法，使用格芯的晶圓與晶圓之間的混合鍵合，每平方毫米可連接多達(dá)100萬個(gè)3D連接，拓展了12nm設(shè)計(jì)在未來的應(yīng)用。 去年年底有報(bào)道稱英偉達(dá)針對(duì)AI打造的Volta微處理器的運(yùn)作也運(yùn)用3D堆疊技術(shù)。通過直接在GPU上面堆疊八層的高頻寬存儲(chǔ)器，這些芯片在處理效率上創(chuàng)造了新的記錄。 還有三星研發(fā)的全新的三層堆棧式傳感器，每秒可拍攝多達(dá)1000張照片，幾乎達(dá)到了專業(yè)攝影機(jī)的水準(zhǔn)。它在現(xiàn)有大部分CMOS傳感器都只有兩層的基礎(chǔ)上額外加入DRAM，成為實(shí)現(xiàn)超高速拍攝的關(guān)鍵。這一技術(shù)也將為傳感器技術(shù)的升級(jí)換代帶來全新的張力。 由此可見，3D芯片堆疊技術(shù)的應(yīng)用前景廣闊。 中國本土有哪些企業(yè)加入“3D堆疊大戰(zhàn)”? 3D芯片堆疊技術(shù)之戰(zhàn)正在國際大廠間如火如荼地進(jìn)行著，中國本土企業(yè)也在開始追趕這一熱潮。 去年12月3日，武漢新芯對(duì)外宣布稱，基于其三維集成技術(shù)平臺(tái)的三片晶圓堆疊技術(shù)研發(fā)成功。此次武漢新芯的晶圓級(jí)集成技術(shù)可將三片不同功能的晶圓(如邏輯、存儲(chǔ)和傳感器等)垂直鍵合，在不同晶圓金屬層之間實(shí)現(xiàn)電性互連。 武漢新芯早在2012年開始布局三維集成技術(shù)，并于2013年成功將三維集成技術(shù)應(yīng)用于背照式影像傳感器，良率高達(dá)99%，隨后陸續(xù)推出硅通孔(TSV)堆疊技術(shù)、混合鍵合(Hybrid Bonding)技術(shù)和多片晶圓堆疊技術(shù)。 今年6月25日，在川商發(fā)展大會(huì)開幕前夕，紫光集團(tuán)聯(lián)席總裁王慧軒表示，四川成為紫光戰(zhàn)略性基地，正建設(shè)3D堆疊存儲(chǔ)芯片工廠。第一期建成之后，將月產(chǎn)10萬片，三期都完成后將擁有月產(chǎn)30萬片的一個(gè)生產(chǎn)能力。 如今，晶方科技是3DIC和TSV晶圓級(jí)芯片尺寸封裝和測(cè)試服務(wù)的全球領(lǐng)先供應(yīng)商。在12英寸3D TSV工藝、12寸異質(zhì)晶圓三維集成封裝技術(shù)、汽車及工業(yè)制造智能傳感器高可靠性封裝工藝等多個(gè)領(lǐng)域取得創(chuàng)新突破。 碩貝德，其3D先進(jìn)封裝技術(shù)目前主要用于COMSSensor芯片封裝(WLCSP(晶圓級(jí)芯片封裝)+TSV(硅通孔技術(shù))技術(shù)),未來在MEMS芯片和多芯片內(nèi)存芯片等封裝領(lǐng)域具有廣闊前景。但封裝不會(huì)成為他們核心的業(yè)務(wù)，會(huì)根據(jù)客戶需求，保持持續(xù)穩(wěn)定的發(fā)展，不會(huì)有大量固定資產(chǎn)投入。 3D芯片堆疊技術(shù)到底是什么? 既然3D芯片堆疊技術(shù)有如此之大魅力，它將存儲(chǔ)、邏輯、傳感器于一體，能夠縮小尺寸且提供性能，可以說是朝摩爾定律的方向邁進(jìn)了一步。那么問題來了，3D芯片堆疊技術(shù)到底是什么? 與傳統(tǒng)的二維芯片把所有的模塊放在平面層相比，三維芯片允許多層堆疊，而過TSV用來提供多個(gè)晶片垂直方向的通信。其中，TSV是3D芯片堆疊技術(shù)的關(guān)鍵。

3D芯片堆疊結(jié)構(gòu)示意圖 3D堆疊技術(shù)是把不同功能的芯片或結(jié)構(gòu)，通過堆疊技術(shù)或過孔互連等微機(jī)械加工技術(shù)，使其在Z軸方向上形成立體集成、信號(hào)連通及圓片級(jí)、芯片級(jí)、硅帽封裝等封裝和可靠性技術(shù)為目標(biāo)的三維立體堆疊加工技術(shù)。該技術(shù)用于微系統(tǒng)集成，是繼片上系統(tǒng)(SOC)、多芯片模塊(MCM)之后發(fā)展起來的系統(tǒng)級(jí)封裝的先進(jìn)制造技術(shù)。 從SiP系統(tǒng)級(jí)封裝的傳統(tǒng)意義上來講，凡是有芯片堆疊的都可以稱之為3D，因?yàn)樵赯軸上有了功能和信號(hào)的延伸，無論此堆疊是位于IC內(nèi)部還是IC外部。目前，3D芯片技術(shù)的類別分別為以下幾類： 1.基于芯片堆疊式的3D技術(shù) 3D IC的初期型態(tài)，目前仍廣泛應(yīng)用于SiP領(lǐng)域，是將功能相同的裸芯片從下至上堆在一起，形成3D堆疊，再由兩側(cè)的鍵合線連接，最后以系統(tǒng)級(jí)封裝(System-in-Package，SiP)的外觀呈現(xiàn)。堆疊的方式可為金字塔形、懸臂形、并排堆疊等多種方式，參看下圖。

另一種常見的方式是將一顆倒裝焊(flip-chip)裸芯片安裝在SiP基板上，另外一顆裸芯片以鍵合的方式安裝在其上方，如下圖所示，這種3D解決方案在手機(jī)中比較常用。

2.基于有源TSV的3D技術(shù) 在這種3D集成技術(shù)中，至少有一顆裸芯片與另一顆裸芯片疊放在一起，下方的那顆裸芯片是采用TSV技術(shù)，通過TSV讓上方的裸芯片與下方裸芯片、SiP基板通訊。如下圖所示：

下圖顯示了無源TSV和有源TSV分別對(duì)應(yīng)的2.5D和3D技術(shù)。

以上的技術(shù)都是指在芯片工藝制作完成后，再進(jìn)行堆疊形成3D，其實(shí)并不能稱為真正的3D IC 技術(shù)。這些手段基本都是在封裝階段進(jìn)行，我們可以稱之為3D集成、3D封裝或者3D SiP技術(shù)。 3.基于無源TSV的3D技術(shù) 在SiP基板與裸芯片之間放置一個(gè)中介層(interposer)硅基板，中介層具備硅通孔(TSV)，通過TSV連結(jié)硅基板上方與下方表面的金屬層。有人將這種技術(shù)稱為2.5D，因?yàn)樽鳛橹薪閷拥墓杌迨菬o源被動(dòng)元件，TSV硅通孔并沒有打在芯片本身上。如下圖所示：

4.基于芯片制造的3D技術(shù)

目前，基于芯片制造的3D技術(shù)主要應(yīng)用于3D NAND FLASH上。東芝和三星在 3D NAND 上的開拓性工作帶來了兩大主要的 3D NAND 技術(shù)。3D NAND目前已經(jīng)能做到64層甚至更高，其產(chǎn)量正在超越 2D NAND。 東芝開發(fā)了Bit Cost Scalable(BiCS)的工藝。BiCS工藝采用了一種先柵極方法(gate-first approach)，這是通過交替沉積氧化物(SiO)層和多晶硅(pSi)層實(shí)現(xiàn)的。然后在這個(gè)層堆疊中形成一個(gè)通道孔，并填充氧化物-氮化物-氧化物(ONO)和 pSi。然后沉積光刻膠，通過一個(gè)連續(xù)的蝕刻流程，光刻膠修整并蝕刻出一個(gè)階梯，形成互連。最后再蝕刻出一個(gè)槽并填充氧化物。如下圖所示：

三星則開發(fā)了Terabit Cell Array Transistor (TCAT)工藝。TCAT是一種后柵極方法(gate-last approach)，其沉積的是交替的氧化物和氮化物層。然后形成一個(gè)穿過這些層的通道并填充ONO和pSi。然后與BiCS工藝類似形成階梯。最后，蝕刻一個(gè)穿過這些層的槽并去除其中的氮化物，然后沉積氧化鋁(AlO)、氮化鈦(TiN)和鎢(W)又對(duì)其進(jìn)行回蝕(etch back)，最后用塢填充這個(gè)槽。如下圖所示：

如何解決“3D堆疊”的散熱問題? “3D堆疊”隨著堆疊元器件的增多，集中的熱量如何有效散出去也成了大問題。 目前AMD計(jì)劃在3D堆棧的內(nèi)存或邏輯芯片中間插入一個(gè)熱電效應(yīng)散熱模塊(TEC)，原理是利用帕爾貼效應(yīng)(Peltier Effect)。按照AMD的描述，利用帕爾貼效應(yīng)，位于熱電偶上方和下方的上下內(nèi)存/邏輯芯片，不管哪一個(gè)溫度更高，都可以利用熱電偶將熱量吸走，轉(zhuǎn)向溫度更低的一側(cè)，進(jìn)而排走。

不過也有不少問題AMD沒有解釋清楚，比如會(huì)不會(huì)導(dǎo)致上下的元器件溫度都比較高?熱電偶本身也會(huì)耗電發(fā)熱又如何處理? 在美國國防先進(jìn)研究計(jì)劃局資助下，IBM去年研究出嵌入式散熱方式解決3D堆疊芯片散熱問題。 芯片嵌入式冷卻技術(shù)通過將熱提取電介質(zhì)流體(如制冷系統(tǒng)中使用的電介質(zhì)流體)泵入微小間隙中，不超過一根頭發(fā)直徑(?100μm)級(jí)別的堆棧。所使用的介電流體可以與電連接接觸，因此不限于芯片或堆棧的一部分。該方案非常有利于芯片堆棧的散熱，例如將存儲(chǔ)器和加速器芯片置于堆棧中的高功率芯片之上，這可以提高從圖形渲染到深度學(xué)習(xí)算法的各種速度。 其實(shí)，早在2017年的IEDM大會(huì)上，比利時(shí)微電子研究中心(IMEC)宣布針對(duì)高性能計(jì)算系統(tǒng)首次實(shí)現(xiàn)了基于沖擊射流冷卻的高效率、低成本散熱技術(shù)。主要面向散熱問題日益突出的3D堆疊高性能計(jì)算系統(tǒng)(High performance computation，HPC)。其散熱性能達(dá)到0.15cm2K/W, 同時(shí)散熱系統(tǒng)的泵功率可以降低到0.4W。