簡(jiǎn)談FPGA的設(shè)計(jì)規(guī)范

大家好，又到了每日學(xué)習(xí)的時(shí)間了，有一段時(shí)間沒(méi)有正經(jīng)更新了，之前有粗略地聊過(guò)FPGA的設(shè)計(jì)規(guī)范，那今天我們就詳細(xì)的聊一聊FPGA做開(kāi)發(fā)的時(shí)候，有哪些設(shè)計(jì)規(guī)范，從文檔到工程建立等，聊一聊也許你會(huì)學(xué)到很多東西，少走很多彎路哦！
在團(tuán)隊(duì)項(xiàng)目開(kāi)發(fā)中，為了使開(kāi)發(fā)的高效性、一致性、正確性，團(tuán)隊(duì)?wèi)?yīng)當(dāng)要有一個(gè)規(guī)范的設(shè)計(jì)流程。按照規(guī)范來(lái)完成項(xiàng)目的設(shè)計(jì)開(kāi)發(fā)工作，歸類(lèi)清晰明了的工程文件夾級(jí)別；項(xiàng)目應(yīng)擁有良好風(fēng)格和完整的文檔，如設(shè)計(jì)思路與調(diào)試記錄及器件選型等；代碼書(shū)寫(xiě)高效，即統(tǒng)一的書(shū)寫(xiě)規(guī)范，文件頭包含的信息完整，無(wú)論自己還是團(tuán)隊(duì)他人閱讀便一目了然。

一、文檔命名:

清晰的文檔命名能夠讓我們思路非常的清晰，所以FPGA工程文件夾的目錄要求層次鮮明，歸類(lèi)清晰。一個(gè)工程必須要有一個(gè)嚴(yán)整的框架結(jié)構(gòu)，用來(lái)存放相關(guān)的文檔、設(shè)計(jì)，不僅方便自己查看，也提高了項(xiàng)目的團(tuán)隊(duì)工作效率。
下面我們來(lái)舉例說(shuō)明:
一級(jí)文件夾為工程名
二級(jí)文件夾多個(gè)：
用以存放源文件
用以存放Testbench文件
用來(lái)存放設(shè)計(jì)思路相關(guān)類(lèi)的文件
用來(lái)存放IP 核的文件
等等…

二、設(shè)計(jì)文檔化：
將自己對(duì)設(shè)計(jì)的思路和調(diào)試記錄在文檔中，有利于以后對(duì)模塊功能的添加和維護(hù)，并且在項(xiàng)目聯(lián)調(diào)時(shí)方便項(xiàng)目組其他人員讀代碼。也方便不同廠家的FPGA之間移植，以及FPGA到ASIC的移植。如下圖就是設(shè)計(jì)文檔化的舉例說(shuō)明，文檔介紹清晰，功能分析明確，有利于以后對(duì)模塊功能的添加和維護(hù)。

設(shè)計(jì)思路：按照項(xiàng)目的要求，自頂向下的分成若干模塊，分別編寫(xiě)功能。頂層盡量只做行為描述，邏輯描述在底層編寫(xiě)。模塊的編寫(xiě)要有硬件電路思維方式，每一個(gè)模塊的設(shè)計(jì)都應(yīng)考慮是否存在該硬件電路，盡量采用同步設(shè)計(jì)。

三、編碼風(fēng)格：

每個(gè)module應(yīng)存在于單獨(dú)的源文件中，源文件名應(yīng)與其所包含的模塊名相同。每個(gè)設(shè)計(jì)都應(yīng)該有一個(gè)完善的文件頭，包含公司名稱(chēng)、設(shè)計(jì)者、設(shè)計(jì)時(shí)間、文件名、所屬項(xiàng)目、模塊名稱(chēng)及功能、修改記錄及版本信息等內(nèi)容。代碼中的標(biāo)識(shí)符采用傳統(tǒng)C語(yǔ)言的命名方法，在單詞之間用下劃線(xiàn)分開(kāi)，采用有意義，能反應(yīng)對(duì)象特征、作用和性質(zhì)的單詞命名標(biāo)識(shí)符，以此來(lái)增強(qiáng)程序的可讀性。為避免標(biāo)識(shí)符過(guò)于冗長(zhǎng)，較長(zhǎng)的單詞可以適當(dāng)?shù)目s寫(xiě)。

四、代碼規(guī)范：
低電平有效的信號(hào)，后綴名要用“_n”,比如低電平有效的復(fù)位信號(hào)“rst_n”
模塊名和信號(hào)名統(tǒng)一小寫(xiě)
變量名要小寫(xiě)，如wire、reg、input、output等定義的
變量命名應(yīng)按照變量的功能用英文簡(jiǎn)潔表示出來(lái)“xxx_xxx_xxx”,避免過(guò)長(zhǎng)
采用大寫(xiě)字母定義常量參數(shù)，參數(shù)名小于20個(gè)字母，如parameter TIME=20
時(shí)鐘信號(hào)應(yīng)前綴“clk”,復(fù)位信號(hào)應(yīng)前綴“rst”
對(duì)于頂層模塊的輸出信號(hào)盡量被寄存
三態(tài)邏輯避免在子模塊使用，可以在頂層模塊使用
到其它模塊的接口信號(hào)按：輸入、（雙向）、輸出的順序定義端口
一個(gè)模塊至少要有一個(gè)輸入、輸出，避免書(shū)寫(xiě)空模塊
時(shí)鐘事件的表達(dá)式用“posedge”或“negedge”的形式
If語(yǔ)句嵌套不能太多
建議不要使用include語(yǔ)句
建議每個(gè)模塊添加timescale
代碼中給出必要的注釋
每個(gè)文件有個(gè)一頭文件
每個(gè)文件只包含一個(gè)模塊
模塊名和文件名保持一致
異步復(fù)位，用if(xxx==1’b1) 或 if(xxx==1’b0)
同步時(shí)序邏輯的always block中有且只有一個(gè)時(shí)鐘信號(hào)，并且在同一個(gè)沿動(dòng)作
采用同步設(shè)計(jì)，避免使用異步邏輯
一般不要將時(shí)鐘信號(hào)作為數(shù)據(jù)信號(hào)的輸入
不要在時(shí)鐘路徑上添加任何buffer
在頂層模塊中，時(shí)鐘信號(hào)必須可見(jiàn)
不要采用向量定義的方式定義一組時(shí)鐘信號(hào)
不要在模塊內(nèi)部生成時(shí)鐘信號(hào)，使用pll產(chǎn)生
盡量不使用任務(wù)
不使用事件變量
不使用系統(tǒng)函數(shù)
不使用disable語(yǔ)句
盡量不使用forever、repeat、while等循環(huán)語(yǔ)句
不使用不可綜合的運(yùn)算符
在一個(gè)always語(yǔ)句中有且只能有一個(gè)事件列表
移位變量必須是一個(gè)常數(shù)
時(shí)序邏輯語(yǔ)塊中統(tǒng)一使用非阻塞型賦值
組合邏輯語(yǔ)塊中使用阻塞型賦值

五、注釋規(guī)則

***可綜合和不可綜合詳解***

（1）所有綜合工具都支持的結(jié)構(gòu)：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not， bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有綜合工具都不支持的結(jié)構(gòu)：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的結(jié)構(gòu)：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。

建立可綜合模型的原則
要保證Verilog HDL賦值語(yǔ)句的可綜合性，在建模時(shí)應(yīng)注意以下要點(diǎn)：
（1）不使用initial。
（2）不使用#10。
（3）不使用循環(huán)次數(shù)不確定的循環(huán)語(yǔ)句，如forever、while等。
（4）不使用用戶(hù)自定義原語(yǔ)（UDP元件）。
（5）盡量使用同步方式設(shè)計(jì)電路。
（6）除非是關(guān)鍵路徑的設(shè)計(jì)，一般不采用調(diào)用門(mén)級(jí)元件來(lái)描述設(shè)計(jì)的方法，建議采用行為語(yǔ)句來(lái)完成設(shè)計(jì)。
（7）用always過(guò)程塊描述組合邏輯，應(yīng)在敏感信號(hào)列表中列出所有的輸入信號(hào)。
（8）所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位，在使用FPGA實(shí)現(xiàn)設(shè)計(jì)時(shí)，應(yīng)盡量使用器件的全局復(fù)位端作為系統(tǒng)總的復(fù)位。
（9）對(duì)時(shí)序邏輯描述和建模，應(yīng)盡量使用非阻塞賦值方式。對(duì)組合邏輯描述和建模，既可以用阻塞賦值，也可以用非阻塞賦值。但在同一個(gè)過(guò)程塊中，最好不要同時(shí)用阻塞賦值和非阻塞賦值。
（10）不能在一個(gè)以上的always過(guò)程塊中對(duì)同一個(gè)變量賦值。而對(duì)同一個(gè)賦值對(duì)象不能既使用阻塞式賦值，又使用非阻塞式賦值。
（11）如果不打算把變量推導(dǎo)成鎖存器，那么必須在if語(yǔ)句或case語(yǔ)句的所有條件分支中都對(duì)變量明確地賦值。
（12）避免混合使用上升沿和下降沿觸發(fā)的觸發(fā)器。
（13）同一個(gè)變量的賦值不能受多個(gè)時(shí)鐘控制，也不能受兩種不同的時(shí)鐘條件（或者不同的時(shí)鐘沿）控制。
（14）避免在case語(yǔ)句的分支項(xiàng)中使用x值或z值。

1、initial
只能在test bench中使用，不能綜合。（我用ISE9.1綜合時(shí)，有的簡(jiǎn)單的initial也可以綜合，不知道為什么）
2、events
event在同步test bench時(shí)更有用，不能綜合。
3、real
不支持real數(shù)據(jù)類(lèi)型的綜合。
4、time
不支持time數(shù)據(jù)類(lèi)型的綜合。
5、force 和release
不支持force和release的綜合。
6、assign 和deassign
不支持對(duì)reg 數(shù)據(jù)類(lèi)型的assign或deassign進(jìn)行綜合，支持對(duì)wire數(shù)據(jù)類(lèi)型的assign或deassign進(jìn)行綜合。
7、fork join
不可綜合，可以使用非塊語(yǔ)句達(dá)到同樣的效果。
8、primitives
支持門(mén)級(jí)原語(yǔ)的綜合，不支持非門(mén)級(jí)原語(yǔ)的綜合。
9、table
不支持UDP 和table的綜合。
10、敏感列表里同時(shí)帶有posedge和negedge
如：always @(posedge clk or negedge clk) begin...end
這個(gè)always塊不可綜合。
11、同一個(gè)reg變量被多個(gè)always塊驅(qū)動(dòng)
12、延時(shí)
以#開(kāi)頭的延時(shí)不可綜合成硬件電路延時(shí)，綜合工具會(huì)忽略所有延時(shí)代碼，但不會(huì)報(bào)錯(cuò)。
如：a=#10 b;
這里的#10是用于仿真時(shí)的延時(shí)，在綜合的時(shí)候綜合工具會(huì)忽略它。也就是說(shuō)，在綜合的時(shí)候上式等同于a=b;
13、與X、Z的比較
可能會(huì)有人喜歡在條件表達(dá)式中把數(shù)據(jù)和X(或Z)進(jìn)行比較，殊不知這是不可綜合的，綜合工具同樣會(huì)忽略。所以要確保信號(hào)只有兩個(gè)狀態(tài)：0或1。
如：
1 module synthesis_compare_xz (a,b);
2 output a;
3 input b;
4 reg a;
5
6 always @ (b)
7 begin
8 if ((b == 1'bz) || (b == 1'bx)) begin
9 a = 1;
10 end else begin
11 a = 0;
12 end
13 end
14
15 endmodule

以上是個(gè)人整理出來(lái)的一些設(shè)計(jì)規(guī)范，有些部分有重復(fù)，但無(wú)傷大雅，適用于FPGA Verilog HDL設(shè)計(jì)，VHDL的話(huà)設(shè)計(jì)思想是一樣，大同小異，大家可以舉一反三，今天就聊到這里，感謝并祝好。