封裝對(duì)信號(hào)完整性產(chǎn)生的影響概述

直到最近，信號(hào)完整性一直受到關(guān)注，主要?dú)w功于數(shù)千兆位串行接口設(shè)計(jì)。今天，工程師構(gòu)建高速并行接口（如存儲(chǔ)器接口）不再選擇忽略，這是設(shè)計(jì)的一個(gè)方面。

隨著速度的增加，位周期縮短，減少了可用的時(shí)序余量。今天的內(nèi)存接口運(yùn)行速度超過每線500Mbps，上升時(shí)間為幾百皮秒。這為FPGA設(shè)計(jì)人員帶來了嚴(yán)重的信號(hào)完整性挑戰(zhàn)。

隨著接口越來越寬，同時(shí)切換輸出噪聲（SSN）的嚴(yán)重程度也越來越高。 SSN增加了系統(tǒng)抖動(dòng)，影響了時(shí)序裕度并影響了系統(tǒng)性能。在最壞的情況下，SSN可以越過邏輯閾值，導(dǎo)致系統(tǒng)完全失靈。

良好的封裝設(shè)計(jì)對(duì)于FPGA中的良好噪聲性能至關(guān)重要。本文介紹了封裝設(shè)計(jì)注意事項(xiàng)，重點(diǎn)關(guān)注信號(hào)完整性及其對(duì)系統(tǒng)性能的影響。

包的作用

從歷史上看，短信號(hào)路徑?jīng)]有改變信號(hào)特征，因?yàn)樗俣热匀缓艿?。今天，隨著數(shù)百皮秒的上升時(shí)間（即使比特周期為幾納秒），信號(hào)的頻率分量也會(huì)達(dá)到GHz，導(dǎo)致甚至非常短的信號(hào)路徑（如封裝走線）影響信號(hào)。

對(duì)于每條信號(hào)線，都有一條相關(guān)的返回電流返回路徑。對(duì)于單端信號(hào)，這些返回路徑通常是GND或VCC參考平面。為了保持50歐姆線，返回應(yīng)該非?？拷盘?hào)。

雖然PCB走線不太重要，但設(shè)計(jì)人員必須密切關(guān)注過孔。對(duì)于大型FPGA，突破區(qū)域＆＃151;封裝球與PCB之間的區(qū)域＆＃151;由于它包含密集的信號(hào)通孔，因此非常關(guān)鍵。

SSN通常被視為“接地反彈”并且可能由兩種不同的現(xiàn)象引起：

封裝和PCB通過場(chǎng)串?dāng)_。由于通過場(chǎng)串?dāng)_引起的噪聲是環(huán)路電感的函數(shù)，它是接地/電源參考引腳位置與信號(hào)引腳接近的函數(shù)。遠(yuǎn)離參考引腳的信號(hào)引腳更容易受到噪聲的影響。

當(dāng)區(qū)域中的多個(gè)I/O同時(shí)切換時(shí)，此問題會(huì)加劇。因此，在封裝中正確分配接地/電源和信號(hào)引腳是至關(guān)重要的。換言之，良好的引腳架構(gòu)。

由于封裝電感較高而導(dǎo)致電源完整性受損。維持FPGA的干凈電源對(duì)于保持可接受的信號(hào)完整性至關(guān)重要。隨著最新FPGA中VCC值降至1.2v，噪聲容限降低。

此外，電源軌中的任何噪聲都會(huì)轉(zhuǎn)換為輸出抖動(dòng)，同時(shí)縮小可用的時(shí)序余量。由于噪聲取決于封裝電感和同時(shí)切換I/O（L.di/dt）的數(shù)量，因此最佳信號(hào)需要良好的低電感封裝。

解決SSN挑戰(zhàn)

解決SSN挑戰(zhàn)的一個(gè)方案是采用SparseChevron Pinout架構(gòu)的Xilinx Virtex-4 FPGA封裝。最值得注意的是，該封裝能夠在比LVDS等差分接口更容易受噪聲影響的高速單端接口上實(shí)現(xiàn)更好的噪聲性能。