怎樣實現(xiàn)ASIC和PCB還有封裝的信號完整性

實現(xiàn)ASIC，PCB和封裝的信號完整性
千兆以太網(wǎng)，Infiniband，PCI Express，光纖通道和串行ATA等高數(shù)據(jù)速率應(yīng)用將繼續(xù)推動系統(tǒng)帶寬越來越高級別，需要為線卡，芯片到芯片路徑和交換結(jié)構(gòu)提供高性能互連。將ATA，PCI或GMII等并行標(biāo)準(zhǔn)納入串行域允許制造商創(chuàng)建信號數(shù)量更少，布線更簡單，性能更高的系統(tǒng)。

然而，這種更高的速度性能需要付出代價：信號完整性成為設(shè)計工作不僅包括ASIC，還包括封裝和印刷電路板（PCB）。如果沒有仔細(xì)的設(shè)計實踐，程序延遲和返工將是不可避免的。上市時間也將受到影響，這可能導(dǎo)致收入損失。

高速信號傳輸具有快速上升和下降的時間。這意味著所有負(fù)載必須被視為傳輸線而不是簡單的集總模型，這使得系統(tǒng)的分析更加復(fù)雜。 PCB布局比以往任何時候都更加重要，ASIC工具流程為其庫增加了信號完整性檢查，以幫助確保高質(zhì)量的產(chǎn)品。但是，確保在一些精心布置的高速線路上的信號完整性將在更高的吞吐量，更緊湊的系統(tǒng)和最先進(jìn)的功能中帶來好處。

信號完整性問題

實現(xiàn)高信號完整性需要同時小心地處理多個參數(shù)。忽略任何一個關(guān)鍵問題都可能導(dǎo)致不可預(yù)測的誤碼率或不可實現(xiàn)的系統(tǒng)。高速系統(tǒng)中的關(guān)鍵問題是反射和串?dāng)_。這些項目中的每一項都會產(chǎn)生不需要的信號或噪聲。

終止和反射
反射是由于不正確而在信號路徑（或傳輸線）上傳播的不需要的信號（無與倫比）終止。在存在阻抗不匹配的每個點(diǎn)處，將在發(fā)送信號的相反方向上產(chǎn)生反射。該信號將添加到主信號，并且可以減小或增加其幅度，并且可能在接收器處引起問題。這在示波器上常見于信號“振鈴”或過沖。

在電路中存在不連續(xù)的任何地方都會發(fā)生阻抗不匹配，例如在引線鍵合到焊盤連接，引線鍵合到封裝引線框架，或添加組件的ASIC或PCB上的任何位置。在PCB上，這可以包括諸如電阻器或電容器之類的元件，PCB層之間的通孔，無與倫比的跡線或連接器。

大多數(shù)大型網(wǎng)絡(luò)交換機(jī)中的信號路徑包括一個線卡（3“到6”的PCB走線），一個連接到背板的連接器，背板本身（20“到30”的PCB走線），一個連接器交換矩陣卡和結(jié)構(gòu)卡本身（PCB跟蹤的3“到6”）。憑借高達(dá)40英寸的PCB走線和兩個連接器，此信號路徑難以驅(qū)動，需要密切關(guān)注設(shè)計，以確保信號質(zhì)量足以創(chuàng)建具有極低誤碼率（BER）的系統(tǒng)。這是每比特傳輸?shù)腻e誤數(shù)，并且在光纖通道系統(tǒng)中1 x 10 e 12比特中的誤差小于一個。

使用內(nèi)部終端是一種方法幫助馴服反思。在下面的外部端接圖中，可以看出驅(qū)動器輸出在線路終止之前看到了焊盤，鍵合線和封裝特性的負(fù)載。由于發(fā)射輸出驅(qū)動各種阻抗和顯著長度的若干分量的路徑（與信號的上升時間相比），因此將在該線上建立反射，這將增加對原始信號的干擾。正確匹配的終端將阻尼反射，以便隨后的反射無關(guān)緊要。

圖1 - 信號到達(dá)外部終端電阻之前的總驅(qū)動負(fù)載

通過添加內(nèi)部終端，終止前的路徑非常短，因此對驅(qū)動器的干擾很小，信號的失真小于外部終端。由鍵合焊盤，鍵合線和封裝設(shè)置的任何反射都將在內(nèi)部終端電阻上衰減，并且不會再次在線路上發(fā)送。內(nèi)部端接是IC制造商能夠從現(xiàn)成的引線鍵合封裝中驅(qū)動高速信號的主要原因之一。

為了最有效，高速信號緩沖器應(yīng)盡可能具有內(nèi)部端接。例子包括當(dāng)今流行的高速SerDes產(chǎn)品的CML（電流模式邏輯）緩沖器; LVDS（低壓差分信號）緩沖器;用于FCRAM（快速周期隨機(jī)存取存儲器）的新存儲器接口緩沖器;和RLDRAM（減少延遲動態(tài)RAM），它使用HSTL（高速收發(fā)器邏輯）單端信令和片上終結(jié)。

圖2 - - 從驅(qū)動器輸出到終端電阻的短路徑

串?dāng)_
串?dāng)_是由于傳輸線（攻擊者）而在附近（受害者）線路上產(chǎn)生的無用信號）。如果串?dāng)_足夠嚴(yán)重，則可能在受害線上發(fā)生錯誤信令。在大幅度信號線靠近高阻抗未驅(qū)動線的情況下，串?dāng)_的可能性最高。侵略信號的急劇上升時間將通過寄生電容或互感耦合到受害者跡線中，寄生電容或互感是跡線與分離材料的介電常數(shù)之間的分離的函數(shù)。

圖3 - 導(dǎo)致串?dāng)_的影響

串?dāng)_效應(yīng)是攻擊者上升和下降時間的函數(shù)，距離線之間和信號參考平面的存在。仔細(xì)控制這些因素可以最大限度地減少不必要的串?dāng)_，從而最大限度地提高信號質(zhì)量。

在當(dāng)今的高速信號環(huán)境中，需要快速上升和下降時間。系統(tǒng)時鐘和系統(tǒng)互連速度不斷升級。即使不需要最高速度，當(dāng)今亞微米工藝的固有高頻能力也會出現(xiàn)在許多情況下可能影響信號完整性的上升和下降時間。

限制上升時間（轉(zhuǎn)換速率）一些驅(qū)動器是必需的（如在PCI緩沖器中），并且在許多情況下，這種能力對于最小化EMI（電磁干擾）效應(yīng)是期望的。壓擺率越低，寄生元件的有效阻抗越高，通過不需要的路徑傳輸?shù)男盘栐缴伲ò▽CB輻射到空氣中）。

使用微帶線和帶狀線架構(gòu)在高速PC板上，以減少跡線之間的串?dāng)_。這些技術(shù)將信號跡線與其上方或下方的固體參考平面配對。參考平面可以是任何DC電壓，因為串?dāng)_是AC效應(yīng)，因此通常將平面接地或者其中一個電源。

低阻抗參考平面捕獲信號跡線的返回電流。該電流產(chǎn)生與信號跡線中的場相對的磁場，并且產(chǎn)生局部限制并隨距離快速下降的整個場。微帶結(jié)構(gòu)有一個參考平面，而帶狀線有兩個，信號走線兩側(cè)各一個（見下圖）。

圖4 - 顯示微帶線和帶狀線架構(gòu)的PCB橫截面視圖

在這些系統(tǒng)中，兩條跡線之間的距離是他們之間串?dāng)_的有力預(yù)測因子。在微帶系統(tǒng)中，兩條跡線之間的串?dāng)_大約作為距離的平方而下降，并且與到參考平面的距離成反比（平面與信號跡線越接近，串?dāng)_越?。?。

帶狀線系統(tǒng)提供更好的串?dāng)_保護(hù)，因為有一個額外的參考平面可以進(jìn)一步限制信號走線產(chǎn)生的場。顯然，無論是在PCB還是IC封裝上，帶狀線架構(gòu)都能提供最佳的串?dāng)_性能，但比微帶線架構(gòu)更昂貴。這種權(quán)衡在系統(tǒng)設(shè)計和集成電路或ASIC設(shè)計中是典型的，可以看出微帶封裝的成本低于多層高性能帶狀封裝。

另一種屏蔽受干擾線免受干擾線影響的技術(shù)是在干擾線之間放置低阻抗走線。類似于參考平面將包含由有效信號跡線產(chǎn)生的場的方式，低阻抗屏蔽跡線還將提供來自信號跡線的返回電流的路徑。當(dāng)微帶線，帶狀線或足夠的距離不能使用時，這可以幫助解決串?dāng)_。在數(shù)量上，其他技術(shù)將有所幫助，但在空間緊張的情況下，在受影響的跡線之間運(yùn)行電源或接地跡線是一件簡單的事情（因為它們無論如何都需要存在）。

例如，高速串行器/解串器（SerDes）內(nèi)核可能在敏感接收輸入和高速，高幅度發(fā)送引腳之間包含信號屏蔽。在下圖中，請注意Tx和Rx線的固定位置以及兩個低阻抗電源引腳如何將它們分開。

圖5 - 高速SerDes引腳排列，顯示發(fā)送引腳和敏感接收引腳之間的隔離走線

噪聲
噪聲是系統(tǒng)中任何不需要的信號，它可以通過許多不同的途徑生成。串?dāng)_是一種方式（如上所述）。其他ASIC噪聲源可以通過電源線（時鐘樹）和地平面（同時切換輸出或SSO）進(jìn)行傳輸。當(dāng)系統(tǒng)中的誤碼率上升時，通常是由于某種形式的噪聲導(dǎo)致錯誤切換。當(dāng)噪聲信號足夠大以越過接收器閾值并模仿特意發(fā)送的信號時，將發(fā)生錯誤。

電源或數(shù)字內(nèi)核噪聲隨著電路幾何尺寸不斷縮小，金屬厚度和間距開始限制金屬互連走線的載流能力。通過降低亞微米電路的功率要求和導(dǎo)體材料（例如銅互連）的不斷改進(jìn)，可以在一定程度上減輕這種影響。然而，隨著幾何形狀的縮小，結(jié)合數(shù)百萬個附加電路元件的能力確保了功率結(jié)構(gòu)仍然受到應(yīng)力。關(guān)注電源傳輸結(jié)構(gòu)比以往任何時候都更重要。

電源噪聲或數(shù)字核心噪聲的最大因素是大型數(shù)字設(shè)計中的時鐘樹和大型存儲器結(jié)構(gòu)。時鐘樹在切換時會產(chǎn)生大的電流尖峰。成千上萬的觸發(fā)器同時通過開關(guān)區(qū)域可以汲取足夠的電流，瞬間將核心Vdd電壓拉低。下面的范圍照片顯示了由時鐘樹切換引起的數(shù)字核心電源噪聲。 2.5V電源（4.4％的電源）的噪聲幅度約為110mV峰 - 峰值。

圖6 - 顯示ASIC數(shù)字核心電源電壓噪聲的示波器照片（峰峰值為110mV）

存儲器也可以吸取大量電流。例如，1個讀，1個寫高密度SRAM在激活時可能會吸收20mAa的平均電流，但在訪問時可以吸收高達(dá)343mAa的瞬時電流。這種“噪聲”可能導(dǎo)致敏感模擬電路中斷，甚至可能通過改變閾值或電流驅(qū)動能力對數(shù)字電路產(chǎn)生不利影響。如果電壓下降得太低，電路將不再在設(shè)計條件下工作，導(dǎo)致性能不佳或可能出現(xiàn)性能不佳。

同時切換輸出（SSO）
同時切換輸出，特別是在具有高電流驅(qū)動器的大型總線中，可能會導(dǎo)致芯片上地電位的大擾動。當(dāng)I/O緩沖器切換時，它們將同時將電流注入封裝接地層和芯片襯底。由于封裝接地層和芯片襯底中固有的電感和電阻，接地電位實際上會上升。

當(dāng)緩沖器切換時，I/O電源也會被拉低。這種壓縮效應(yīng)實際上降低了緩沖器看到的I/O電源電壓。緩沖器單元上的降低的電壓可以導(dǎo)致驅(qū)動電流的減小，這增加了傳播延遲，增加了上升和下降時間，并且產(chǎn)生了稱為“SSO推出”的效果。這會導(dǎo)致信號上升沿和下降沿時間移出（或推出），通過“關(guān)閉”“數(shù)據(jù)眼”（波形所包圍的清晰區(qū)域）來產(chǎn)生時序余量的損失。

在下面所示波形的眼圖中（來自LSI Logic測試芯片的SSTL2信號），效果看起來像抖動（在波形線的水平寬度上看）。一個完美的波形線條非常干凈，寬度非常小，上升和下降線交叉。線條更清晰，眼睛越大，從波形中提取正確的數(shù)據(jù)就越容易。

下面的波形使用信號：功率：地面比為1：1：1。換句話說，對于每個信號引腳（在這種情況下對于每個SSTL2緩沖器），有一個I/O電源引腳和一個接地引腳。這個要求顯然會導(dǎo)致芯片的大功率和接地開銷，但會產(chǎn)生非常干凈的信號。下面波形中的抖動測量為兩個垂直光標(biāo)之間的距離，即267ps。

圖7 - 從SSTL2捕獲的眼圖帶信號的緩沖器：功率：接地比為1：1：1

下一個波形來自數(shù)據(jù)總線，該數(shù)據(jù)總線是以8：1：1的SSO比率構(gòu)建的，或者是一對I/O每8個信號的電源和接地。在這里可以看出波形中存在明顯更多的抖動。這種差異是由于SSO推出造成的。由兩個垂直光標(biāo)測量的抖動為537ps。當(dāng)使用1：1：1 SSO比率時，這是抖動的兩倍以上。

圖8 - 從SSTL2緩沖區(qū)捕獲的眼圖信號：功率：接地比為8：1：1

使用SSO比率為4：1：1從總線捕獲下一個波形。這表明總抖動為387ps，將值放在其他兩個場景之間。在計算整個時序預(yù)算時，該SSO比率可能允許足夠小的抖動，使并行總線接口可行，而不會對器件的引腳數(shù)量提出不可能的要求。

圖9 - 從SSTL2緩沖區(qū)捕獲的眼圖，信號：功率：地面比為4：1：1

解決ASIC中的信號完整性問題

串?dāng)_避免
最小化芯片串?dāng)_效應(yīng)的主要方法是通過正確的構(gòu)造避免串?dāng)_。在ASIC設(shè)計流程中，復(fù)雜的軟件工具用于通過最小化基于驅(qū)動強(qiáng)度，計算的延遲時間和噪聲閾值的驅(qū)動凈長度來幫助減少串?dāng)_。串?dāng)_引起的影響之一是在受害線上引起的增量延遲。計算由串?dāng)_引起的延遲并調(diào)整凈長度以確保延遲不超過某個值（例如100ps）。

串?dāng)_也會在受害線中引起超出噪聲干擾接收邏輯元件的切換閾值?；诠粽?受害者驅(qū)動強(qiáng)度和相對位置來檢查該效果。如果需要，網(wǎng)絡(luò)將被縮短并移動，以將串?dāng)_效應(yīng)降低到可接受的水平。

串?dāng)_避免也是在層級上完成的，以在上層硬宏（物理上組合在一起的許多相關(guān)電路元件）之間產(chǎn)生串?dāng)_免疫。這是通過分析在硬宏之間傳播的頂層網(wǎng)絡(luò)，并路由信號以最小化關(guān)鍵凈長度并通過確保相鄰層上的金屬運(yùn)行正交（垂直）以最小化并行網(wǎng)絡(luò)長度來完成的。在這個頂層，還確認(rèn)了最小的塊間距，以避免塊到塊的串?dāng)_。

ASIC設(shè)計工具還可以最大限度地減少時鐘線上產(chǎn)生的串?dāng)_。時鐘線上的任何噪聲都會表現(xiàn)為減少抖動的余量。由于時鐘線遍布整個芯片，它們可能成為許多攻擊線的犧牲品，因此必須特別小心。應(yīng)使用間距或屏蔽來識別和隔離長時鐘網(wǎng)。

封裝技術(shù)
隨著片上系統(tǒng)（SoC）器件的復(fù)雜性增加，選擇合適的半導(dǎo)體封裝對于確保最佳系統(tǒng)性能至關(guān)重要。將整個系統(tǒng)集成到單芯片解決方案中，需要預(yù)先考慮封裝技術(shù)。提供完整的SoC解決方案需要IP（知識產(chǎn)權(quán)）開發(fā)人員和軟件包開發(fā)人員之間的協(xié)同設(shè)計方法。

封裝設(shè)計人員與硅工藝工程師，電路設(shè)計師和電氣建模/仿真團(tuán)隊攜手合作，確保提供完整，功能齊全的產(chǎn)品。增加輸入/輸出（I/O）數(shù)量，信號完整性和信號傳輸速度的新要求使封裝技術(shù)成為SoC設(shè)計的最前沿。

LSI Logic利用多層有機(jī)基板創(chuàng)建微帶和帶狀線倒裝芯片封裝結(jié)構(gòu)中的架構(gòu)。為了最大限度地減少高速差分信號的串?dāng)_，采用100歐姆匹配長度的差分走線優(yōu)化封裝。對于高速單端I/O，封裝設(shè)計可針對50歐姆走線阻抗和匹配長度進(jìn)行優(yōu)化，以減少反射和偏斜。與典型的陶瓷封裝相比，LSI Logic的低介電層壓封裝允許更少的串?dāng)_（參見下面的示波器照片）。

圖10 - 由附近導(dǎo)線上的攻擊者脈沖產(chǎn)生的受害者封裝線上的串?dāng)_幅度

電源IR壓降
為了最大限度地減少由流經(jīng)電源線的大電流（由于時鐘樹，存儲器等引起）引起的數(shù)字核心噪聲，需要創(chuàng)建更大的通路。這將最小化核心供應(yīng)線的阻力。功率網(wǎng)格IR壓降分析將決定功率金屬跡線的寬度。如果指示，可以根據(jù)需要增加寬度。下圖顯示了電網(wǎng)。注意非常寬的痕跡。延伸到外圍I/O的走線用于信號凸點(diǎn)，而芯片中心的金屬用于電源和地。

圖11 - ASIC上寬金屬電源和接地網(wǎng)的示例

作為LSI Logic ASIC流程的一部分通過分析電網(wǎng)中的功率帶和靜態(tài)IR壓降，驗證了配電的穩(wěn)健性。根據(jù)LSI Logic電路功率模型分析連接到核心電源的所有網(wǎng)絡(luò)。使用模擬矢量，計算在電源網(wǎng)格中流動的可能電流，并以圖形方式顯示結(jié)果。

圖12 - 以圖形方式顯示ASIC電源網(wǎng)格上的電壓分布圖

瞬時電壓下降
為了最大限度地降低核心電源的瞬時電壓下降（IVD），可以在芯片上插入電源去耦電容。在LSI ASIC工具流程中，它們會自動插入到大型存儲器實例附近，并且也可以放置在整個芯片中，并提供額外的空間。它們可以在最小化電源IVD或噪聲方面產(chǎn)生顯著差異。時間偏差也可以插入時鐘網(wǎng)絡(luò)，以幫助分散由數(shù)千個時鐘節(jié)點(diǎn)同時切換產(chǎn)生的瞬時電流要求。這種避免技術(shù)有助于降低對片上去耦電容的要求。

示例

電源噪聲改善
下面的示波器照片顯示的測量值與之前的示波器照片相同，顯示了ASIC上的電源噪聲。這里的測量是在對設(shè)備進(jìn)行信號完整性改進(jìn)之后進(jìn)行的。去耦電容和改進(jìn)的電源捆綁有助于將核心電源的IVD從峰值峰值降至110mV至42mV。

圖13 - 信號完整性增強(qiáng)后ASIC的數(shù)字核心電壓噪聲，包括去耦電容和改進(jìn)的功率捆綁（42mV峰峰值）

結(jié)論

基于許多技術(shù)世代，眾多測試芯片和數(shù)百個客戶ASIC的歷史，LSI Logic創(chuàng)建了一個ASIC工具流程，其中包含以前在信號完整性分析方面無與倫比的功能。 Flexstream流程使信號完整性成為規(guī)則而不是例外，并通過避免信號完整性問題而不是修復(fù)它們來允許正確的第一次硅。

David Chase是一名現(xiàn)場應(yīng)用工程師，支持高速接口舊金山灣區(qū)的LSI邏輯。 Chase在ASIC技術(shù)領(lǐng)域的職業(yè)生涯始于模擬設(shè)計師，自1992年以來一直在該領(lǐng)域支持ASIC技術(shù)。他曾在GEC Plessey和Symbios Logic擔(dān)任過FAE職位。由于1998年收購了Symbios Logic，他加入了LSI Logic。