工程師的“經(jīng)驗法則”怎樣簡化PCB信號完整性的

PCB損耗評估
印刷電路板（PCB）痕跡具有可能具有的損耗對傳播的高速數(shù)字信號影響很小或顯著。

當這種損失可以忽略不計時，可以簡化建模和仿真任務。下面的圖1和圖2說明了這個概念。

圖1描述了兩種常見的PCB走線幾何結構。這種傳輸線的導體和介電元件都會引入損耗，這可能會降低信號幅度，邊緣速率，噪聲容限和系統(tǒng)時序（參見參考文獻[1]和[2]）。

圖2a顯示了當線條理想時（參考文獻[3]）具有微帶線或帶狀線跡的集總模型表示損失可以忽略不計。圖2b展示了一種更復雜的傳輸線建模，適用于需要考慮損耗的情況。在圖2中，元件R，L，C和G分別代表線路的串聯(lián)電阻，電感，并聯(lián)電容和并聯(lián)電導。

圖1 ：兩種常見類型的PCB傳輸線配置：（a）微帶線; （b）帶狀線。

圖2：（a）理想無損耗和（b）有損傳輸線的集總等效表示。

重要的是要評估線路損耗何時足夠小而不能忽略，原因如下：

1. 使用更簡單的傳輸線模型的可能性（例如用于SI分析的圖2a而不是更復雜的圖2b模型。
2. 提高模擬效率，因為當包括線損時，模擬速度通常會降低。
3. 使用較便宜的模擬的可行性軟件（有許多EDA程序成本較低但缺乏有線模型）。

傳輸線損耗包含導體和介質損耗。導體損耗可以反過來分解為DC電阻加上趨膚效應損耗，隨著頻率的增加后者變得更加顯著。在足夠高的頻率（超過1GHz）下，介電損耗與頻率成比例的影響傾向于超過歐姆電阻（頻率無關）以及趨膚效應（其隨頻率的平方根變化）。此屬性有助于確定損失何時可忽略不計的經(jīng)驗法則。

經(jīng)驗法則推導

衰減系數(shù)（參考與介電損耗相關的[4]）由下式給出：

實例

當信號上升/下降時間Tr = 0.3 nS時，走線長度L不應大于27英寸，如果Tr = 0.1 nS則L不應超過9.0英寸，以便PCB損耗可以忽略不計。

摘要
如上所述，與PCB損失評估相關的經(jīng)驗法則非常有用。在高頻情況下，當介電損耗可以作為主要傳輸線損耗元件出現(xiàn)時，下面的簡單推導公式可用于區(qū)分無損與損耗跡線：

L/Tr <>
（L為英寸，Tr為nS）

參考文獻

1. Stephen H. Hall，Garrett W. Hall，James A. McCall，“高 - 速度數(shù)字系統(tǒng)設計“互聯(lián)理論與設計實踐手冊”，John Wiley and Sons，Inc。2000，第74頁。
2. Eric Bogatin，“有損傳輸線的實用分析與表征”，印刷版電路設計，2001年10月，PP。 18-20。
3. Eric Bogatin，“理想的傳輸線和集總電路近似”，印刷電路設計，2002年6月，第36頁。
4. Rick Hartley，“影響材料選擇“，印刷電路設計，2002年3月，PP。 10-14。