工程師的“經(jīng)驗(yàn)法則”怎樣簡(jiǎn)化PCB信號(hào)完整性的

PCB損耗評(píng)估
印刷電路板（PCB）痕跡具有可能具有的損耗對(duì)傳播的高速數(shù)字信號(hào)影響很小或顯著。

當(dāng)這種損失可以忽略不計(jì)時(shí)，可以簡(jiǎn)化建模和仿真任務(wù)。下面的圖1和圖2說(shuō)明了這個(gè)概念。

圖1描述了兩種常見(jiàn)的PCB走線幾何結(jié)構(gòu)。這種傳輸線的導(dǎo)體和介電元件都會(huì)引入損耗，這可能會(huì)降低信號(hào)幅度，邊緣速率，噪聲容限和系統(tǒng)時(shí)序（參見(jiàn)參考文獻(xiàn)[1]和[2]）。

圖2a顯示了當(dāng)線條理想時(shí)（參考文獻(xiàn)[3]）具有微帶線或帶狀線跡的集總模型表示損失可以忽略不計(jì)。圖2b展示了一種更復(fù)雜的傳輸線建模，適用于需要考慮損耗的情況。在圖2中，元件R，L，C和G分別代表線路的串聯(lián)電阻，電感，并聯(lián)電容和并聯(lián)電導(dǎo)。

圖1 ：兩種常見(jiàn)類(lèi)型的PCB傳輸線配置：（a）微帶線; （b）帶狀線。

圖2：（a）理想無(wú)損耗和（b）有損傳輸線的集總等效表示。

重要的是要評(píng)估線路損耗何時(shí)足夠小而不能忽略，原因如下：

1. 使用更簡(jiǎn)單的傳輸線模型的可能性（例如用于SI分析的圖2a而不是更復(fù)雜的圖2b模型。
2. 提高模擬效率，因?yàn)楫?dāng)包括線損時(shí)，模擬速度通常會(huì)降低。
3. 使用較便宜的模擬的可行性軟件（有許多EDA程序成本較低但缺乏有線模型）。

傳輸線損耗包含導(dǎo)體和介質(zhì)損耗。導(dǎo)體損耗可以反過(guò)來(lái)分解為DC電阻加上趨膚效應(yīng)損耗，隨著頻率的增加后者變得更加顯著。在足夠高的頻率（超過(guò)1GHz）下，介電損耗與頻率成比例的影響傾向于超過(guò)歐姆電阻（頻率無(wú)關(guān)）以及趨膚效應(yīng)（其隨頻率的平方根變化）。此屬性有助于確定損失何時(shí)可忽略不計(jì)的經(jīng)驗(yàn)法則。

經(jīng)驗(yàn)法則推導(dǎo)

衰減系數(shù)（參考與介電損耗相關(guān)的[4]）由下式給出：

實(shí)例

當(dāng)信號(hào)上升/下降時(shí)間Tr = 0.3 nS時(shí)，走線長(zhǎng)度L不應(yīng)大于27英寸，如果Tr = 0.1 nS則L不應(yīng)超過(guò)9.0英寸，以便PCB損耗可以忽略不計(jì)。

摘要
如上所述，與PCB損失評(píng)估相關(guān)的經(jīng)驗(yàn)法則非常有用。在高頻情況下，當(dāng)介電損耗可以作為主要傳輸線損耗元件出現(xiàn)時(shí)，下面的簡(jiǎn)單推導(dǎo)公式可用于區(qū)分無(wú)損與損耗跡線：

L/Tr <>
（L為英寸，Tr為nS）

參考文獻(xiàn)

1. Stephen H. Hall，Garrett W. Hall，James A. McCall，“高 - 速度數(shù)字系統(tǒng)設(shè)計(jì)“互聯(lián)理論與設(shè)計(jì)實(shí)踐手冊(cè)”，John Wiley and Sons，Inc。2000，第74頁(yè)。
2. Eric Bogatin，“有損傳輸線的實(shí)用分析與表征”，印刷版電路設(shè)計(jì)，2001年10月，PP。 18-20。
3. Eric Bogatin，“理想的傳輸線和集總電路近似”，印刷電路設(shè)計(jì)，2002年6月，第36頁(yè)。
4. Rick Hartley，“影響材料選擇“，印刷電路設(shè)計(jì)，2002年3月，PP。 10-14。