InnoLogic的新嵌入式符號(hào)處理器工具介紹

InnoLogic的新嵌入式符號(hào)處理器（ESP）工具使用符號(hào)模擬技術(shù)來減少檢查設(shè)計(jì)所需的功能仿真向量的數(shù)量（圖）?；?a href="http://www.wenjunhu.com/tags/verilog/" target="_blank">Verilog的ESP使用變量或符號(hào)，以及傳統(tǒng)EDA模擬器用于檢查設(shè)計(jì)的0,1，X和Z狀態(tài)。當(dāng)符號(hào)模擬器找到符號(hào)輸入時(shí)，它會(huì)傳播布爾表達(dá)式而不是數(shù)字值。例如，使用ESP，您可以在一個(gè)周期內(nèi)驗(yàn)證具有16個(gè)輸入的ALU;傳統(tǒng)的模擬器需要64,000個(gè)輸入來驗(yàn)證所有輸入組合。

您可以使用事件驅(qū)動(dòng)的ESP-XV模擬器在行為級(jí)，RTL和門級(jí)進(jìn)行Verilog設(shè)計(jì)的功能驗(yàn)證。隨著仿真時(shí)間的縮短，基于ESP的仿真的測(cè)試平臺(tái)生成比傳統(tǒng)仿真簡(jiǎn)單得多，因?yàn)槟槐負(fù)?dān)心大量的輸入組合。第二個(gè)工具ESP-CV是基于符號(hào)模擬技術(shù)的等價(jià)檢查器。該工具將Spice網(wǎng)表與Verilog模型進(jìn)行了比較。 ESP-CV通過將Spice描述轉(zhuǎn)換為交換機(jī)級(jí)描述并使用用戶輸入符號(hào)將功能與Verilog模型的功能進(jìn)行匹配來執(zhí)行此任務(wù)。該工具對(duì)嵌入式存儲(chǔ)器非常有用，因?yàn)樗试S您在一個(gè)周期內(nèi)“繪制”內(nèi)存并在一個(gè)額外周期內(nèi)檢查結(jié)果。目前的ESP工具可以處理多達(dá)100萬(wàn)門的設(shè)計(jì)。符號(hào)容量取決于設(shè)計(jì);最壞情況電路，如乘法器，可以有大約50個(gè)符號(hào)，最佳情況電路，如存儲(chǔ)器，可以有幾千個(gè)符號(hào)。

使用符號(hào)工具而不是傳統(tǒng)工具進(jìn)行功能驗(yàn)證涉及限制。由于InnoLogic工具的運(yùn)行速度比傳統(tǒng)模擬器快10倍，因此如果在模擬過程中使用四個(gè)或更多符號(hào)，則可獲得運(yùn)行時(shí)優(yōu)勢(shì)。您也不能使用任意數(shù)量的符號(hào)。當(dāng)您添加符號(hào)時(shí)，模擬器所承載的布爾表達(dá)式變得復(fù)雜并開始消耗比計(jì)算平臺(tái)更多的內(nèi)存。如果發(fā)生這種情況，ESP會(huì)將一些符號(hào)轉(zhuǎn)換為二進(jìn)制值;你失去了覆蓋面，但模擬結(jié)束了。在Verilog仿真中不能使用帶有C參考模型的符號(hào)，因?yàn)镃模型不能接受符號(hào)。最后，當(dāng)前版本的ESP工具無(wú)法處理某些可編程邏輯接口，盡管InnoLogic計(jì)劃在其未來版本的工具中添加此功能。 ESP-XV和ESP-CV都在Unix下運(yùn)行。這些工具的起始價(jià)格為100,000美元。