D觸發(fā)器的幾種表示形式同步復(fù)位、同步釋放

首選我們來聊聊時序邏輯中最基礎(chǔ)的部分D觸發(fā)器的同步異步，同步復(fù)位即復(fù)位信號隨系統(tǒng)時鐘的邊沿觸發(fā)起作用，異步復(fù)位即復(fù)位信號不隨系統(tǒng)時鐘的邊沿觸發(fā)起作用，置數(shù)同理，rst_n表示低電平復(fù)位，我們都知道D觸發(fā)器是一個具有異步復(fù)位異步置數(shù)的器件，那么怎么樣Verilog來具體描述這個器件呢，接下來我們就來看一下，

D觸發(fā)器的幾種表示形式同步復(fù)位

異步復(fù)位

異步置數(shù)，同步置數(shù)。

異步復(fù)位，異步置數(shù)

同步異步無非就是一個是否受系統(tǒng)時鐘邊沿觸發(fā)，如果想要異步就直接加一個敏感信號就好了。不過一般工程中的書寫形式就是異步復(fù)位，不過這種設(shè)計方法也有弊端，原因就是時序邏輯的冒險與競爭的問題。

異步復(fù)位、同步釋放

如下圖可以看到異步復(fù)位的結(jié)構(gòu)圖，D觸發(fā)器是復(fù)位優(yōu)先級高于clk優(yōu)先級，所以采用通異步復(fù)位的方法，但是異步復(fù)位D觸發(fā)器存在競爭與冒險，比如當(dāng)clk的上升沿和rst_n的下降沿同時來臨的時候這時候系統(tǒng)應(yīng)該聽誰的，同樣當(dāng)clk的上升沿和rst_n的上升沿同時來臨的時候容易使寄存器出現(xiàn)亞穩(wěn)態(tài)。

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當(dāng)一個觸發(fā)器進入亞穩(wěn)態(tài)引時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。這時系統(tǒng)是處于極不穩(wěn)定的狀態(tài)，這也是我們需要考慮的。

有人說既然異步復(fù)位會出現(xiàn)冒險競爭那我們使用同步復(fù)位不就行了，我們來看看同步復(fù)位的邏輯結(jié)構(gòu)圖，同步復(fù)位雖然解決了當(dāng)clk的邊沿來臨的時候rst_n的邊沿也正好來臨所出現(xiàn)的冒險與競爭，但是從綜合的電路上可以看出，多了一個組合邏輯，選擇器（MUX），可想而知如果所有的寄存器復(fù)位都是這樣，那會多浪費多少資源。那么這樣就沒有辦法再解決了嗎？答案是有的，一位前輩曾經(jīng)說過，從正確到完美的道路是十分艱辛的，我們?yōu)榱俗非笸昝?，引入異步?fù)位、同步釋放機制，即解決了同步復(fù)位浪費資源問題，又解決了異步復(fù)位帶來的亞穩(wěn)態(tài)。

這是復(fù)位信號同步化代碼，系統(tǒng)時鐘不變化，還是采用異步復(fù)位的方法，但是當(dāng)復(fù)位信號操作時會進入一個同步寄存器，使得復(fù)位信號同步化，這樣既避免了異步復(fù)位的冒險與競爭，又避免了同步復(fù)位耗費太多資源。只需要將復(fù)位信號同步化編寫成獨立模塊，然后頂層例化就好了。系統(tǒng)時鐘信號不變化。

上電延時

開發(fā)板接通電源后會有一小段不穩(wěn)定的狀態(tài)，在比較大的工程中，邏輯資源利用的比較多的情況下，如果加上電源后直接進行復(fù)位操作，同樣會使寄存器不穩(wěn)定，所以，類似于按鍵消抖的方法，我們也給板子加電源后延時50ms，當(dāng)系統(tǒng)穩(wěn)定后在進行復(fù)位操作，再看bingo的書時，他是將這兩個個分成兩個模塊然后實例化到一起，但為了提高代碼的可移植性，我將異步復(fù)位同步釋放和上電延時50ms寫在一個模塊。具體實現(xiàn)如下。

對于較小的工程，進行這些操作與否也就無可厚非，如果對于一個項目，需要要求必須盡善盡美，FPGA的優(yōu)勢便是數(shù)字信號處理，速度快，我們在保持速度的前提下，還需要使其準(zhǔn)確率也提高，盡量占用少量的資源。這樣異步復(fù)位，同步釋放的機制就體現(xiàn)出來了。