4位移位寄存器的設(shè)計與實現(xiàn)

　　使用ISE軟件設(shè)計并仿真，使用ISE軟件進(jìn)行4位移位寄存器的設(shè)計與實現(xiàn)。

　　步驟

　　1. 編寫文本文件并編譯

　　2. 軟件仿真

　　3. 進(jìn)行硬件配置

　　原理

　　1. ISE軟件是一個支持?jǐn)?shù)字系統(tǒng)設(shè)計的開發(fā)平臺。

　　2. 用ISE軟件進(jìn)行設(shè)計開發(fā)時基于相應(yīng)器件型號的。

　　注意：軟件設(shè)計時選擇 的器件型號是與實際下載板上的器件型號相同。　　

? ? ? ? 3. 圖6-1所示為4位

　?。?） 新建工程

　　雙擊桌面上“ISE Design Suite 14.7”圖標(biāo)，啟動ISE軟件（也可從開始菜單啟動）。每次打開ISE都會默認(rèn)恢復(fù)到最近使用過的工程界面。當(dāng)?shù)谝淮问褂脮r，由于還沒有歷史工程記錄，所以工程管理區(qū)顯示空白。選擇File New--Project選項，在彈出的對話框中輸入工程名稱并指定工程路徑。

　　點擊Next按鈕進(jìn)入下一頁，選擇所使用的芯片及綜合、仿真工具。計算機(jī)上安裝的所有用于仿真和綜合的第三方EDA工具都可以在下拉菜單中找到。在圖中我們選用了Spartan6 XC6SLX16芯片，采用CSG324封裝，這是NEXYS3開發(fā)板所用的芯片。另外，我們選擇Verilog作為默認(rèn)的硬件描述語言。

　　再點擊Next按鈕進(jìn)入下一頁，這里顯示了新建工程的信息，確認(rèn)無誤后，點擊Finish就可以建立一個完整的工程了。

　?。?） 設(shè)計輸入和代碼仿真

　　在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source命令，選擇Verilog Module輸入，并輸入Verilog文件名。

　　單擊Next按鈕進(jìn)入端口定義對話框。其中Module Name欄用于輸入模塊名，這里是shiftreg，下面的列表框用于端口的定義。Port Name表示端口名稱，Direction表示端口方向（可選擇為input、output或inout），MSB表示信號最高位，LSB表示信號最低位，對于單信號的MSB和LSB不用填寫。當(dāng)然，端口定義這一步

　　我們也可以略過，在源程序中再行添加。

　　定義了模塊的端口后，單擊Next進(jìn)入下一步，點擊Finish完成創(chuàng)建。這樣，ISE就會自動創(chuàng)建一個Verilog模塊的模板，并且在源代碼編輯區(qū)打開。簡單的注釋、模塊和端口定義已經(jīng)自動生成，接下來的工作就是將代碼編寫完整。

　　輸入代碼后，我們還需要對模塊進(jìn)行測試。在工程管理區(qū)將view設(shè)置為Simulation，在任意位置單擊鼠標(biāo)右鍵，并在彈出的菜單中選擇New Source，在類型中選擇Verilog Test Fixture，輸入測試文件名，單擊下一步。這時所有工程中的模塊名都會顯示出來，我們選擇要進(jìn)行測試的模塊。點擊Next ，再單擊Finish按鈕，ISE會在源代碼編輯區(qū)自動生成測試模塊的代碼。我們看到，ISE已經(jīng)自動生成了基本的信號并對被測模塊做了例化。我們的工作就是在initial?end塊中的“//Add stimulus here”后面添加測試向量。

　　完成測試文件編輯后，確認(rèn)工程管理區(qū)中view選項設(shè)置為Simulation，這時在過程管理區(qū)會顯示與仿真有關(guān)的進(jìn)程。右鍵單擊其中的Simulate Behavioral Model項，選擇彈出菜單中的Process Properties項，會彈出屬性設(shè)置對話框，其中Simulation Run Time就是仿真時間的設(shè)置，可將其修改為任意時長。

　　仿真參數(shù)設(shè)置完后，就可以進(jìn)行仿真。首先在工程管理區(qū)選中測試代碼，然后在過程管理區(qū)雙擊Simulate Behavioral Model，ISE將啟動ISE Simulator，可以得到仿真結(jié)果，如圖6-2所示。

　　（3） 綜合與實現(xiàn)

　　在工程管理區(qū)的view中選擇Implementation，然后在過程管理區(qū)雙擊Synthesize-XST，就可以開始綜合過程。

　　另外，要實現(xiàn)設(shè)計，還需要為模塊中的輸入輸出信號添加管腳約束，這就需要在工程中添加UCF文件。在工程管理區(qū)單擊鼠標(biāo)右鍵，點擊New Source，選擇Implementation- Constraints File，出現(xiàn)一個空白的約束文件，我們就可以為設(shè)計添加各種約束。如果綜合步驟沒有語法錯誤，XST能夠給出初步的資源消耗情況，點擊Design Summary，即可查看。

　　在過程管理區(qū)雙擊Implementation Design選項，就可以自動完成實現(xiàn)步驟。如果設(shè)計沒有經(jīng)過綜合，就會啟動XST完成綜合，在綜合后完成實現(xiàn)過程。經(jīng)過實現(xiàn)后能夠得到精確的資源占用情況。在Design Summary即可看到具體的資源占用情況。

　?。?） 器件配置

　　硬件配置是FPGA開發(fā)最關(guān)鍵的一步，只有將HDL代碼下載到FPGA芯片中，才能進(jìn)行調(diào)試并最終實現(xiàn)相應(yīng)的功能。首先我們必須生成能下載到硬件中的二進(jìn)制比特文件。雙擊過程管理區(qū)的Generate Programming File，ISE就會為設(shè)計生成相應(yīng)的二進(jìn)制比特文件。

　　然后利用USB-MiniUSB纜線，來為開發(fā)板提供電源和數(shù)據(jù)下載。我們只需上網(wǎng)下載免費的Digilent Adept軟件，即可快速實現(xiàn)Nexys3開發(fā)板上FPGA的配置。用USB-MiniUSB纜線連接開發(fā)板和PC，打開開發(fā)板的電源開關(guān)，然后啟動Digilent Adept軟件。系統(tǒng)開始自動連接FPGA設(shè)備，成功檢測到設(shè)備后，會顯示出JTAG鏈上所用芯片。

　　界面上將顯示檢測到NEXYS3開發(fā)板上的器件FPGA（XC6SLX16）。這里我們對FPGA進(jìn)行配置。在Browse中找到之前生成的設(shè)計的二進(jìn)制比特文件，并點擊旁邊的Program按鈕，軟件就開始對FPGA進(jìn)行配置。配置成功后，下面的狀態(tài)欄會顯示Programming Successful。至此，器件配置成功，我們就可以在器件上驗證預(yù)期的設(shè)計有沒有很好的得以實現(xiàn)。