基于FPGA 的嵌入式系統(tǒng)程序開發(fā)實現(xiàn)對AＲM 接口通信控制模塊、芯片驅(qū)動模塊的程序設(shè)計 - 全文

摘要: 數(shù)字存儲示波器采用AＲM 與FPGA 雙處理器結(jié)合的嵌入式系統(tǒng)設(shè)計方案，重點介紹在FPGA 中如何實現(xiàn)對外圍芯片的通信與驅(qū)動，采用VHDL 語言，以逐層描述的設(shè)計模式，分成AＲM 接口通信控制模塊和外圍芯片驅(qū)動功能模塊，整個設(shè)計主要負(fù)責(zé)接收AＲM 的控制指令，根據(jù)其指令要求，發(fā)送控制命令到其它芯片驅(qū)動功能模塊，協(xié)調(diào)整個數(shù)據(jù)采樣過程，確保數(shù)據(jù)按照如采樣率、采樣方式、觸發(fā)方式等參數(shù)設(shè)置要求進行采樣，確保采樣數(shù)據(jù)的可靠性。

數(shù)字存儲示波器作為測試技術(shù)的重要工具，被廣泛應(yīng)用于各個領(lǐng)域，并逐步取代傳統(tǒng)模擬示波器。其采樣數(shù)據(jù)是波形運算和分析的基礎(chǔ)，直接影響到整個數(shù)字存儲示波器的準(zhǔn)確性［1］。從這點出來，提出采用現(xiàn)場可編程邏輯器件( FPGA) 作為數(shù)字存儲示波器采樣控制系統(tǒng)的核心，從芯片間有效協(xié)助的角度，基于FPGA 設(shè)計AＲM 接口通信控制模塊和外圍芯片驅(qū)動功能模塊，以FPGA 為核心有效地組織其它芯片，共同完成數(shù)字存儲示波器數(shù)據(jù)采樣過程，確保數(shù)據(jù)按需求采樣，有效地提高數(shù)字存儲示波器的采樣效率和數(shù)據(jù)的可靠性。

1 數(shù)字存儲示波器的總體設(shè)計方案

數(shù)字存儲示波采用雙處理器( AＲM + FPGA) 的嵌入式系統(tǒng)設(shè)計方案［2］，AＲM 內(nèi)嵌WINCE 操作系統(tǒng)，整個采樣系統(tǒng)主要在FPGA 里完成，從功能的角度分成采樣信息處理子系統(tǒng)與采樣控制子系統(tǒng)，本文著重介紹采樣控制子系統(tǒng)的驅(qū)動部分，由AＲM 接口控制模塊與芯片驅(qū)動模塊組成。如圖1 所示:

2 系統(tǒng)驅(qū)動模塊設(shè)計

2. 1 AＲM 接口通信控制模塊設(shè)計
AＲM 接口通信控制模塊為主要的控制模塊，如圖2 所示。

加入這個模塊而不直接鏈接兩個芯片有以下兩點原因:
1) AＲM 作為主控芯片的控制模塊，引腳數(shù)量有限。如果AＲM 接口直接與FPGA 接口相連，會占用AＲM 過多的接口。
2) AＲM 和FPGA 相連的信號線由于存在各種干擾，有時會出現(xiàn)毛刺現(xiàn)象［3］，影響測量效果。

所以為了測量的穩(wěn)定準(zhǔn)確，需要加入FPGA 和AＲM 的接口模塊。此模塊是本設(shè)計的重點也是難點。其原理以下結(jié)合圖2 來說明。

AＲM 接口通信控制模塊左邊為跟AＲM 鏈接的接口，分別為1 路時鐘cmd_clk，3 路的命令線cmd_sel［2. . 0］，8 路數(shù)據(jù)線cmd_data［7. . 0］。右邊為FPGA 響應(yīng)的相關(guān)接口，在此不作一一講述，下面主要講術(shù)FPGA 與AＲM 之間的通信協(xié)議。
cmd_clk 為1 位輸出接口，是AＲM 與FPGA 的同步時鐘，用作同步通信。
cmd_sel［2. . 0］為3 位輸出接口，用作設(shè)置cmd_data［7. . 0］的模式選擇。
cmd_data［7. . 0］為8 位輸出接口，是AＲM 發(fā)送到FPGA 的命令或數(shù)據(jù)。

功能實現(xiàn)方面采用了VHDL 語言［4］，以文本輸入作為設(shè)計輸入，主要運用CASE 與PＲOCESS 語句，部分程序如下所示。
PＲOCESS( cmd_clk， cmd_sel) / /進程，對cmd_clk 與cmd_sel 進行變化捕捉。
BEGIN / /進程開始。
IF cmd_clk＇EVENT AND cmd_clk = ＇1＇ THEN / /捕捉時鐘信號上升沿觸發(fā)。
IF cmd_sel( 2) = ＇1＇ THEN / / cmd_sel( 2) = ＇1＇時， cmd_data［7. . 0］的輸出為數(shù)據(jù)模式
r_add_add ＜ = cmd_data; / /數(shù)據(jù)賦值
ELSE / / cmd_sel( 2) = ＇0＇時， cmd_data［7. . 0］的輸出為命令模式
CASE r_add_add IS / /命令查詢
WHEN X"00" = ＞ IF cmd_sel = "000" THEN r_DAT_DATA_A( 7 DOWNTO 0) ＜ = cmd_data; － －
ELSIF cmd_sel = "001" THEN r_DAT_DATA_A( 11 DOWNTO 8) ＜ = cmd_data( 3 DOWNTO 0) ;
END IF;

WHEN X"01" = ＞ IF cmd_sel = "000" THEN r_DAT_DATA_B( 7 DOWNTO 0) ＜ = cmd_data;
ELSIF cmd_sel = "001" THEN r_DAT_DATA_B( 11 DOWNTO 8) ＜ = cmd_data( 3 DOWNTO 0) ; END IF;
WHEN X"02" = ＞ IF cmd_sel = "000" THEN r_DAT_DATA_C( 7 DOWNTO 0) ＜ = cmd_data;
ELSIF cmd_sel = "001" THEN r_DAT_DATA_C( 11 DOWNTO 8) ＜ = cmd_data( 3 DOWNTO 0) ; END IF;
WHEN X"03" = ＞ IF cmd_sel = "000" THEN r_DAT_DATA_D( 7 DOWNTO 0) ＜ = cmd_data;
ELSIF cmd_sel = "001" THEN r_DAT_DATA_D( 11 DOWNTO 8) ＜ = cmd_data( 3 DOWNTO 0) ; END IF;
……/ /省略
WHEN X"08" = ＞ IF cmd_sel = "000" THEN r_HC74_DAT_DATA( 7 DOWNTO 0) ＜ = cmd_data; － －
ELSIF cmd_sel = "001" THEN r_HC74_DAT_DATA( 15 DOWNTO 8) ＜ = cmd_data; － －
ELSIF cmd_sel = "010" THEN r_HC74_DAT_DATA( 23 DOWNTO 16) ＜ = cmd_data; END IF;
/ / cmd_sel［2. . 0］的后兩位作為數(shù)據(jù)位數(shù)的選擇，這里可選為8 位、16 位、24 位。
……/ /省略
WHEN OTHEＲS = ＞ r_X9313_DATA ＜ = cmd_data( 4 DOWNTO 0) ;
END CASE;
END IF;
END IF;
END PＲOCESS;P

本程序是一個進程，當(dāng)cmd_sel( 2) = ＇1＇時，cmd_data［7. . 0］作為數(shù)據(jù)傳輸。當(dāng)cmd_sel( 2) = ＇0＇時，cmd_data［7. . 0］作為命令選擇傳輸。cmd_sel( 1) 與cmd_sel( 0) ，作為發(fā)送數(shù)據(jù)位數(shù)選擇，這是由于不同的指令操作，需要不同的數(shù)據(jù)位數(shù)，在這段程序中，有需要發(fā)送8 位數(shù)據(jù)的，有需要發(fā)送12 位的數(shù)據(jù)，有需要發(fā)送16 位的數(shù)據(jù)，還有需要發(fā)送24 位的數(shù)據(jù)，這取決于驅(qū)動的芯片所固定的數(shù)據(jù)位輸入格式要求。

2. 2 芯片驅(qū)動模塊設(shè)計
芯片驅(qū)動模塊的例化組件圖，如圖3 所示。

圖3 是已經(jīng)封裝好的功能模塊，其內(nèi)部結(jié)構(gòu)如圖4 所示。

由此可知，該模塊內(nèi)部還可以有子模塊。分別為控制外圍三個芯片的驅(qū)動［5］，它們是芯片LTC2620、芯片X9313、芯片HC574。這些子模塊只是一個接口，并非是一個真正的芯片，可以說是一個接口函數(shù)以圖形化的方式來給調(diào)用，讓程序結(jié)構(gòu)更佳形象具體，其實它們都是通過VHDL 語言編程程序代碼而成的。圖4 的左邊是輸入接口，主要是與AＲM 接口通信控制模塊( 圖2) 的接口連接，而右邊的是輸出接口，當(dāng)然這些輸出接口是FPGA 的I /O 引腳，這才能與真實的芯片相應(yīng)應(yīng)的引腳連接。

下面以芯片LTC2620 為例，說明其驅(qū)動過程。圖4 右上角是LTC2620 的接口例化組件，是由VHDL語言生成的［6］，首先是VHDL 的實體部分，主要是定義端口及其屬性。

ENTITY LTC2620_comtrol IS
POＲT(
clk5m : IN STD_LOGIC;
clr_n : IN STD_LOGIC;
DAT_DATA_A : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_B : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_C : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_D : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_E : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_F : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_G : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_H : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
n_CS_LD : OUT STD_LOGIC;
SCK : OUT STD_LOGIC;
SDI : OUT STD_LOGIC) ;
END;

其中n_CS_LD、SCK、SDI 為輸出端口，是根據(jù)芯片LTC2620 的輸入引腳而設(shè)定的。芯片LTC2620 引腳圖如圖5 所示。

接口與引腳已經(jīng)連接好，但還需要仿真這三個引腳的工作時序。這就需要根據(jù)芯片LTC2620 手冊說明來來模擬其時序以及其數(shù)據(jù)輸入格式，為4 位命令+ 4 位地址+ 12 位數(shù)據(jù)流，共20 位數(shù)據(jù)，但數(shù)據(jù)一般以8 位為單位，即一個字節(jié)，所以需要發(fā)送24 位數(shù)據(jù)，其中16 位數(shù)據(jù)流的前4 位都需要作置零處理。LTC2620 時序圖如圖6 所示。

數(shù)據(jù)輸入格式如圖7 所示。

接著，使用VHDL 在其結(jié)構(gòu)體部分編寫LTC2620 時序，需要設(shè)計兩個進程來完成，分別是PROCESS( clk5m，clr_n) 進程和PＲOCESS( load_clk，clr_n，DAT_DATA_A) 進程。

首先定義數(shù)據(jù)格式，分成三部分，COMMAND( C3 － C0) 、ADDＲESS ( A3 － A0) 和DATA ( D11 －D0) ，一共為20 位，要分三個字節(jié)發(fā)送，即24 位。數(shù)據(jù)格式定義的VHDL 代碼:
CONSTANT CNT_COMMAMD_DATA : STD_LOGIC_VECTOＲ( 3 DOWNTO 0) : = "0011" ;
/ /COMMAND( C3 － C0)
SIGNAL ADDＲESS_DATA : STD_LOGIC_VECTOＲ( 3 DOWNTO 0) ;
/ / ADDＲESS( A3 － A0)
SIGNAL DAT_DATA: STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
/ / DATA( D11 － D0)

根據(jù)圖6，對時序SCK、SDI、CS /LD 進行定義:
SIGNAL r_n_CS_LD，r_SCK，r_SDI : STD_LOGIC;

內(nèi)部時鐘定義:
SIGNAL r_load， load_clk， load_en : STD_LOGIC;

再設(shè)定三個進程來模擬圖7 的SCK、SDI、CS /LD 三個時序圖。

1) 進程1 主要是通過內(nèi)部時鐘生成SCK 時序
代碼為:
PＲOCESS( clk5m， clr_n)
VAＲIABLE tp : INTEGEＲ ＲANGE 0 TO 25;
BEGIN
IF clr_n = ＇0＇ THEN
tp: = 0; load_clk ＜ = ＇0＇;
ELSIF clk5m＇EVENT AND clk5m = ＇1＇ THEN
IF tp ＜ 25 THEN
tp: = tp + 1; load_clk ＜ = ＇1＇;
ELSE
tp: = 0; load_clk ＜ = ＇0＇;
END IF;
END IF;
END PＲOCESS;

2) 進程2 主要是設(shè)置LTC2620 的8 個輸出引腳VoutA － VoutH 與ADDＲESS ( A3 － A0) 之間的對應(yīng)關(guān)系，ADDＲESS，如表1 所示。

使用CASE 語句完成，代碼如下:
CASE state IS
WHEN 1 = ＞ DAT_DATA ＜ = DAT_DATA_B; ADDＲESS_DATA ＜ = "0001" ;
WHEN 2 = ＞ DAT_DATA ＜ = DAT_DATA_C; ADDＲESS_DATA ＜ = "0010" ;
WHEN 3 = ＞ DAT_DATA ＜ = DAT_DATA_D; ADDＲESS_DATA ＜ = " 0011" ; WHEN 4 = ＞ DAT_DATA ＜
= DAT_DATA_E; ADDＲESS_DATA ＜ = "0100" ; WHEN 5 = ＞ DAT_DATA ＜ = DAT_DATA_F; ADDＲESS_DATA ＜
= "0101" ; WHEN 6 = ＞ DAT_DATA ＜ = DAT_DATA_G; ADDＲESS_DATA ＜ = " 0110" ; WHEN 7 = ＞ DAT_DATA
＜ = DAT_DATA_H; ADDＲESS_DATA ＜ = " 0111" ; WHEN OTHEＲS = ＞ DAT_DATA ＜ = DAT_DATA_B; ADDＲESS_
DATA ＜ = "0001" ; load_en ＜ = ＇0＇;
END CASE;

3) 進程3 主要是設(shè)置DATA ( D11 － D0) 的數(shù)據(jù)輸出，每次需發(fā)送24 位數(shù)據(jù)，其中4 位無用上，給置0 處理，代碼如下:
IF r_load = ＇0＇ THEN
data( 23 DOWNTO 20) : = CNT_COMMAMD_DATA;
data( 19 DOWNTO 16) : = ADDＲESS_DATA;
data( 15 DOWNTO 4 ) : = DAT_DATA;
data( 3 downto 0) : = "0000" ;
……/ /省略;
end IF;

3 結(jié)語

本文詳細(xì)介紹了使用VHDL 硬件描述語言，程序編寫過程，對兩個功能模塊進行基于FPGA 的嵌入式系統(tǒng)程序開發(fā)。實現(xiàn)了AＲM 接口通信控制模塊、芯片驅(qū)動模塊的程序設(shè)計，有效地解決了芯片間之間的通信與驅(qū)動的問題，以FPGA 為核心，有效地實現(xiàn)芯片間的相互協(xié)作，為數(shù)字存儲示波器數(shù)據(jù)采樣提供重要的可靠性。