深入探討DDR5測試技術(shù)的最新技術(shù)

作者：沈忱

一、前言

DDR SDRAM，是一種雙數(shù)據(jù)速率(DDR)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)。作為現(xiàn)代數(shù)字系統(tǒng)里最重要的核心部件之一，應(yīng)用十分廣泛。從消費(fèi)類電子到商業(yè)工業(yè)類設(shè)備，從終端產(chǎn)品到數(shù)據(jù)中心，用于CPU進(jìn)行數(shù)據(jù)處理運(yùn)算的緩存。近20多年來，經(jīng)歷了從SDRAM發(fā)展到DDR RAM，又從DDR發(fā)展到目前的DDR5，每一代 DDR 技術(shù)在帶寬、性能和功耗等各個(gè)方面都實(shí)現(xiàn)了顯著的進(jìn)步，極大地推動(dòng)了計(jì)算性能的提升。

二、DDR標(biāo)準(zhǔn)發(fā)展和DDR5簡介

圖1展示的是RAM(Random Access Memory)20多年來的發(fā)展歷程和信號(hào)特點(diǎn)。在SRAM時(shí)代，由于較低的信號(hào)速率，我們更多關(guān)心的是信號(hào)的扇出以及走線所帶來的容性負(fù)載。在DDR1/2/3時(shí)代，信號(hào)速率的不斷提升，傳統(tǒng)的使用集總參數(shù)方式來進(jìn)行電路分析已越發(fā)顯得不足，我們更關(guān)心的是信號(hào)的建立保持時(shí)間，以及信號(hào)線之間的延遲skew。來到DDR4時(shí)代，有限帶寬的PCB、連接器等傳輸通道，把原始信號(hào)里的高頻分量削弱或者完全去掉，使得信號(hào)在時(shí)域波形上的表現(xiàn)為邊沿變緩、出現(xiàn)振鈴或者過沖。我們要像分析傳統(tǒng)串行數(shù)據(jù)那樣去更加關(guān)心數(shù)據(jù)的眼圖，接收端模板和誤碼率。隨著AI、機(jī)器學(xué)習(xí)以及5G的發(fā)展，以往的DDR4技術(shù)，開始顯得力不從心。如今DDR5的第5代高速I/O數(shù)據(jù)傳輸開始大規(guī)模走向市場化。

圖1 DDR標(biāo)準(zhǔn)發(fā)展和信號(hào)特點(diǎn)演進(jìn)

2.1 DDR5的新特性

如下表所示，DDR5相比DDR4而言，帶來了一系列關(guān)鍵的性能提升，同時(shí)也帶來了新的設(shè)計(jì)挑戰(zhàn)。

表1 DDR4和DDR5比較(源自Rambus)

2.1.1 速率的提升

近年來，內(nèi)存與CPU性能發(fā)展之間的剪刀差越來越大，對(duì)內(nèi)存帶寬的需求日益迫切。DDR4在1.6GHz的時(shí)鐘頻率下最高可達(dá) 3.2 GT/s的傳輸速率，最初的 DDR5則將帶寬提高了 50%，達(dá)到 4.8 GT/s傳輸速率。DDR5 內(nèi)存的數(shù)據(jù)傳輸速率最終將會(huì)達(dá)到 8.4 GT/s。

2.1.2 電壓的降低

降低工作電壓（VDD），有助于抵消高速運(yùn)行帶來的功耗增加。在 DDR5 DRAM 中，寄存時(shí)鐘驅(qū)動(dòng)器 (RCD) 電壓從 1.2 V 降至 1.1 V。命令/地址 (CA) 信號(hào)從 SSTL 變?yōu)?PODL，其優(yōu)點(diǎn)是當(dāng)引腳處于高電平狀態(tài)時(shí)不會(huì)消耗靜態(tài)功率。

2.1.3 DIMM 新電源架構(gòu)

使用 DDR5 DIMM 時(shí)，電源管理將從主板轉(zhuǎn)移到 DIMM 本身。DDR5 DIMM 將在 DIMM 上安裝一個(gè) 12 V 電源管理集成電路（PMIC），使系統(tǒng)電源負(fù)載的顆粒度更細(xì)。PMIC 分配1.1 V VDD 電源，通過更好地在 DIMM 上控制電源，有助于改善信號(hào)完整性和噪音。

2.1.4 DIMM通道架構(gòu)

DDR4 DIMM 具有 72 位總線，由 64 個(gè)數(shù)據(jù)位和 8 個(gè) ECC 位組成。在 DDR5 中，每個(gè) DIMM 都有兩個(gè)通道。每個(gè)通道寬 40 位，32 個(gè)數(shù)據(jù)位和 8 個(gè) ECC 位。雖然數(shù)據(jù)寬度相同（共 64 位），但兩個(gè)較小的獨(dú)立通道提高了內(nèi)存訪問效率。因此，使用 DDR5 不僅能提高速度，還能通過更高的效率放大更高的傳輸速率。

2.1.5 更長的突發(fā)長度

DDR4 的突發(fā)長度為4或者8。對(duì)于 DDR5，突發(fā)長度將擴(kuò)展到8和16，以增加突發(fā)有效載荷。突發(fā)長度為16(BL16)，允許單個(gè)突發(fā)訪問 64 字節(jié)的數(shù)據(jù)，這是典型的 CPU 高速緩存行大小。它只需使用兩個(gè)獨(dú)立通道中的一個(gè)通道即可實(shí)現(xiàn)這一功能。這極大地提高了并發(fā)性，并且通過兩個(gè)通道提高了內(nèi)存效率。

2.1.6 更大容量的 DRAM

DDR4 在單芯片封裝（SDP）中的最大容量為16 Gb DRAM。而DDR5的單芯片封裝最大容量可達(dá)64 Gb，組建的DIMM 容量則翻了兩番，達(dá)到驚人的 256 GB。

2.2 DDR5 設(shè)計(jì)面臨的挑戰(zhàn)

2.2.1 采用分離式全速率時(shí)鐘，對(duì)應(yīng)6400M T/s頻率的時(shí)鐘速率高達(dá)3.2GHz(未來會(huì)支持到8400M T/s)。

DDR5 DQS控制DQ讀寫時(shí)序

時(shí)鐘控制命令信號(hào)，選通信號(hào)控制數(shù)據(jù)。對(duì)時(shí)鐘信號(hào)抖動(dòng)的要求更加嚴(yán)格，對(duì)各種命令信號(hào)與數(shù)據(jù)和地址信號(hào)的時(shí)序要求也更高。

2.2.2 雙向復(fù)用的數(shù)據(jù)總線，讀寫數(shù)據(jù)分時(shí)復(fù)用鏈路。

由于有限的鏈路通道和布板空間等資源讀寫操作繼續(xù)采用共享總線，因此需要分時(shí)操作。從驗(yàn)證測試角度來看也需要分別對(duì)讀和寫信號(hào)進(jìn)行分離以檢查其是否滿足規(guī)范。

DDR5讀寫共享總線

2.2.3 突發(fā)DQS和DQ信號(hào)在更高速率的背景下在有限帶寬的鏈路傳輸時(shí)帶來更多ISI效應(yīng)問題。

在DQS讀寫前導(dǎo)位，突發(fā)的第一個(gè)bit等等均有不同的效應(yīng)和表現(xiàn)。此外考慮到存儲(chǔ)電路在設(shè)計(jì)上不同于串行電路存在較多的阻抗不匹配，因此反射問題或干擾帶來的ISI也會(huì)更嚴(yán)重。

DDR5在接收端采用更多的類似高速串行總線的信號(hào)處理

因此在接收側(cè)速率大于3600MT/s時(shí)采用類似高速串行電路和標(biāo)準(zhǔn)總線中已經(jīng)成熟的DFE均衡技術(shù)，可變?cè)鲆娣糯?VGA)則通過MR寄存器配置，以補(bǔ)償在更高速率傳輸時(shí)鏈路上的損耗。DDR4標(biāo)準(zhǔn)采用的CTLE作為常用的線性均衡放大，雖然簡單易實(shí)現(xiàn)但是其放大噪聲的副產(chǎn)品也更為常見，考慮到DDR5總線里的反射噪聲比沒有采用。另外考慮到并行總線的串?dāng)_和反射等各信號(hào)抖動(dòng)的定義和分析也會(huì)隨之變化。

從測試角度來看，示波器是無法得到TP2點(diǎn)即均衡后的信號(hào)的，而僅能得到TP1點(diǎn)的信號(hào)，然后通過集成在示波器上的分析軟件里的均衡算法對(duì)信號(hào)進(jìn)行均衡處理以得到張開的眼圖。眼圖分析的參考時(shí)鐘則來自基于時(shí)鐘信號(hào)的DQS信號(hào)。另外眼圖測試也從以往僅對(duì)DQ進(jìn)行擴(kuò)展到包括CMD/ADDR總線。

三、DDR5的測試新方法

3.1 發(fā)送端TX測試挑戰(zhàn)

3.1.1 讀寫分離

由于規(guī)范規(guī)定DDR5，不再像傳統(tǒng)的DDR一樣，讀寫在pin腳處有嚴(yán)格的相位差別。所以使用DQS-DQ 相位差和前置信號(hào)模式的傳統(tǒng)方法可能不再適用，需要采用新方法進(jìn)行讀寫數(shù)據(jù)分離。

根據(jù)真值表可以看出，CA4在讀寫操作過程中有不同的邏輯電平，所以可以根據(jù)CA4的狀態(tài)來結(jié)合讀寫延遲來進(jìn)行讀寫分離。

3.1.2新增的測試參數(shù)

由于速率的提高，可能需要新的測試參數(shù)來鑒定關(guān)鍵信號(hào)。抖動(dòng)成為關(guān)鍵信號(hào)的重要組成部分。規(guī)范定義了全新的UI抖動(dòng)定義。

以及針對(duì)該UI的測量算法。

UI的測量項(xiàng)將覆蓋CLK(input)、DQS(tx)和DQ(tx) 信號(hào)，且要求非常嚴(yán)格。

根據(jù)下表的計(jì)算，按照DDR5 4800的速率為例，要求測量出來的Rj最大值為0.0037UI，也就是769.6fs。

如此高要求的測量結(jié)果，也對(duì)儀表本身的性能提出了非常高的要求。儀表的抖動(dòng)測量本底計(jì)算公式如下，可以看出示波器的本底噪聲以及本底抖動(dòng)，對(duì)抖動(dòng)測量起了非常大的影響。

是德科技UXR旗艦級(jí)實(shí)時(shí)示波器，具有25fs的極低本底抖動(dòng)，165μV(rms)(16G帶寬下)?的本底噪聲?？梢蕴峁┛煽康腄DR5的相關(guān)抖動(dòng)測試。

3.1.3 測試方法

DDR的TX測量手法，一直是我們所關(guān)心的內(nèi)容。在DDR4以前，規(guī)范規(guī)定的測試點(diǎn)，均在DRAM的ball處。DDR5里，除了眼圖測試以外，其他測試點(diǎn)沒有做額外更新。

我們推薦使用interposer的方式來進(jìn)行測量，如下圖所示。

測量完成后，通過S參數(shù)的數(shù)學(xué)計(jì)算，實(shí)現(xiàn)從實(shí)測點(diǎn)到理論測試點(diǎn)的波形轉(zhuǎn)換。

而針對(duì)于DDR5的眼圖測試，如果打開了DFE功能，示波器可以在去嵌的基礎(chǔ)上，進(jìn)一步完成均衡的操作，最后得到需要的波形。

當(dāng)然，是德科技已經(jīng)提供自動(dòng)化的測試App，方便的給用戶提供可視化的一鍵測試方案。

3.1.4 控制器測試新場景

由于信號(hào)速率的不斷提升，控制器、鏈路、芯片，紛紛加入了測試大軍。下圖展示了針對(duì)于控制器、PCB互聯(lián)鏈路的TX測試場景，通過示波器，配合夾具的使用，來實(shí)現(xiàn)發(fā)送端的信號(hào)質(zhì)量測試。

3.2 接收端RX測試挑戰(zhàn)

3.2.1 接收端新技術(shù)

以往的高速串行鏈路設(shè)計(jì)中，我們知道隨著速率的不斷提升，鏈路的損耗，以及ISI，對(duì)高頻分量的影響越來越大，所以在PCIE Gen3的時(shí)候，引入了接收端均衡的概念，用于彌補(bǔ)高頻分量的損失。

具體來看，有下面幾點(diǎn)。①是接收端的信號(hào)會(huì)先經(jīng)過CTLE(連續(xù)時(shí)間線性均衡)均衡，圖上展示的是具有7個(gè)DC gain的CTLE曲線。然后信號(hào)會(huì)一分為二，一部分給到CDR②，CDR中的核心PLL的OJTF函數(shù)是一個(gè)類似左邊的高通濾波器。信號(hào)的另一部分信號(hào)會(huì)給到③具有一個(gè)tap的DFE(判決反饋均衡)。

我們特別注意一下圖里標(biāo)識(shí)的2個(gè)測試點(diǎn)，一個(gè)是TP2，一個(gè)是TP2`。通常TP2是使用示波器真實(shí)捕獲到的信號(hào)，而TP2`則是使用標(biāo)準(zhǔn)的參考接收機(jī)模型，來去復(fù)原芯片真實(shí)看到的波形。那這種均衡技術(shù)對(duì)DDR5是否有參考借鑒的意義呢？

首先看一下DDR5相對(duì)于傳統(tǒng)serdes技術(shù)有什么特殊的地方。

a)

全速率時(shí)鐘

接收端沒有PLL

b)

單端信號(hào)

數(shù)量眾多，不僅要考慮損耗帶來的影響，更多的還需要考慮串?dāng)_帶來的影響

c)

分布式

多顆粒應(yīng)用場景，每片顆粒獨(dú)立的訓(xùn)練和均衡

了解了DDR5和傳統(tǒng)Serdes的幾個(gè)特別之處外，參考在PCIE上使用的均衡技術(shù)，進(jìn)行了部分調(diào)整后如下。

首先是CDR，由于系統(tǒng)里有了顯示時(shí)鐘，可以使用不具有頻率跟蹤能力的DLL模塊，來代替原先復(fù)雜的CDR模塊。第二個(gè)是CTLE，雖然CTLE實(shí)現(xiàn)簡單，但是考慮到單端的DDR5總線里的反射和串?dāng)_等，對(duì)信噪比惡化嚴(yán)重，所以使用了VGA可變?cè)鲆娣糯笃?/u>來代替CTLE。第三個(gè)是借鑒了成熟的DFE均衡技術(shù)。最后一個(gè)，沿用了DDR以往的write leveling和read leveling機(jī)制。把原先在接收端實(shí)現(xiàn)的去加重功能放在了控制器端來實(shí)現(xiàn)。