基于瑞芯微RK3588的DDR內(nèi)存電路設(shè)計(jì)

DDR內(nèi)存在我們生活中無(wú)處不在，手機(jī)、平板、電腦基本都有它的身影。

那么，你知道DDR電路是如何設(shè)計(jì)的嗎？本文結(jié)合瑞芯微RK3588來(lái)了解一下DDR內(nèi)存設(shè)計(jì)的一些要點(diǎn)。

DDR電路簡(jiǎn)介

RK3588 DDR 控制器接口支持 JEDEC SDRAM 標(biāo)準(zhǔn)接口，原理電路16位數(shù)據(jù)信號(hào)如圖8-1所示，地址、控制信號(hào)如圖8-2所示，電源信號(hào)如圖8-3所示。電路控制器有如下特點(diǎn)：

1、兼容 LPDDR4/LPDDR4X/LPDDR5 標(biāo)準(zhǔn)；

2、支持 64bits 數(shù)據(jù)總線寬度，由 4 個(gè) 16bits 的 DDR 通道組成，每個(gè)通道容量最大尋址地址 8GB；4個(gè)通道容量可支持總?cè)萘窟_(dá)到 32GB；

3、兩個(gè) 16bits 組成一個(gè) 32bits 通道，2 個(gè) 32bits 通道(即圖紙中 CH0、CH1 通道)不能采用不同容量的顆粒配置，如 4GB+2GB;

4、支持 Power Down、Self Refresh 等模式；

5、具有動(dòng)態(tài) PVT 補(bǔ)償?shù)目?a target="_blank">編程輸出和 ODT 阻抗調(diào)整。

圖 8-1 RK3588 DDR部分?jǐn)?shù)據(jù)信號(hào)管腳

圖 8-2 RK3588 DDR部分地址、控制信號(hào)管腳

圖 8-3 RK3588 DDR部分電源管腳

DDR電路設(shè)計(jì)建議

1、RK3588 DDR PHY 和各 DRAM 顆粒原理圖保持與瑞芯微原廠設(shè)計(jì)一致性，包含DDR電源部分的去耦電容；

2、K3588 可支持 LPDDR4/LPDDR4X、LPDDR5，這些 DRAM 具有不同 I/O 信號(hào)，根據(jù) DRAM 類型選擇對(duì)應(yīng)的信號(hào)；

3、DQ，CA 順序全部不支持對(duì)調(diào)，如果PCB布線需要調(diào)整管腳，與瑞芯微原廠FAE溝通；

4、LPDDR4/4x/LPDDR5 的顆粒 ZQ 必須接 240ohm 1%到 VDDQ_DDR_S0 電源上；

5、LPDDR4/4x 的顆粒 ODT_CA 必須接 10Kohm 5%到 VDD2_DDR_S3 電源上；

6、內(nèi)置 Retention 功能，DDR 進(jìn)入自刷新期間，DDR 控制器端 DDR_CH_VDDQ_CKE 的電源腳需要保持供電，其它電源可關(guān)閉；DDR 顆粒的 VDDQ 電源在 tCKELCK 關(guān)閉 5ns 后也可以關(guān)閉，其它電源不能關(guān)；

7、LPDDR5 引入了 WCK 時(shí)鐘；LPDDR5 有兩個(gè)工作時(shí)鐘，一個(gè)是 CK_t 和 CK_c，用于控制命令、地址的操作；一個(gè)是 WCK_t 和 WCK_c，WCK 可以是 CK 頻率的 2 倍或 4 倍運(yùn)行；當(dāng) Write 時(shí)，WCK 是時(shí)鐘也是 Write data strobe；當(dāng) Read 時(shí)，WCK 是 DQ 和 RDQS 的時(shí)鐘，RDQS 是 Read data strobe 信號(hào)；

8、RK3588 支持 DVFSC Mode(運(yùn)行 LPDDR5 時(shí))，DVFSC 模式支持在 VDD2L(0.9V)和 VDD2H(1.05V)兩個(gè)電壓之間進(jìn)行切換，即高頻運(yùn)行時(shí)采用 VDD2H 電壓工作，低頻運(yùn)行時(shí)采用 VDD2L 電壓工作。

DDR 拓?fù)浣Y(jié)構(gòu)與匹配方式設(shè)計(jì)

1、LPDDR4/4x 2 顆 32bit 時(shí)，DQ、CA 采用點(diǎn)對(duì)點(diǎn)拓?fù)浣Y(jié)構(gòu)，如圖8-4所示，匹配方式為L(zhǎng)PDDR4 顆粒 DQ、CLK、CMD、CA 都支持 ODT，全部點(diǎn)對(duì)點(diǎn)連接即可；

2、LPDDR5 2 顆 32bit 時(shí)，DQ、CA 采用點(diǎn)對(duì)點(diǎn)拓?fù)浣Y(jié)構(gòu)，如圖8-5所示，匹配方式為L(zhǎng)PDDR5 顆粒 DQ、CLK、CMD、CA 都支持 ODT，全部點(diǎn)對(duì)點(diǎn)連接即可。

圖 8-4 LPDDR4 點(diǎn)對(duì)點(diǎn)拓?fù)浣Y(jié)構(gòu)

圖 8-5 LPDDR5 點(diǎn)對(duì)點(diǎn)拓?fù)浣Y(jié)構(gòu)

DDR 電源設(shè)計(jì)和上電時(shí)序要求

1、RK3588 DDR PHY 供電電源匯總?cè)绫?-1所示：

表8-1 RK3588 DDR PHY 供電電源

2、LPDDR4/4x/LPDDR5 顆粒供電電源匯總?cè)绫?-2所示：

表8-2 LPDDR4/4x/LPDDR5 供電電源

DDR 電源設(shè)計(jì)電路建議

1. 采用雙 PMIC 電源方案時(shí)供電電路

1.1 采用瑞芯微配套PMIC 型號(hào)為 RK806-2，務(wù)必注意，根據(jù)實(shí)際使用 DRAM 顆粒，同步修改 PMIC2 RK806-2 FB9（pin66）的分壓電阻阻值，使得 VDDQ_DDR_S0 輸出電壓與顆粒相匹配，如圖8-6所示；

圖 8-6 RK806-2 BUCK9 FB參數(shù)調(diào)整

1.2 采用瑞芯微配套PMIC 型號(hào)為RK806-2，務(wù)必注意，根據(jù)實(shí)際使用DRAM顆粒，同步修改PMIC2 RK806-2 FB9（pin66）的分壓電阻阻值，使得VDD2_DDR_S3輸出電壓與顆粒相匹配，如圖8-7所示；

圖 8-7 RK806-2 BUCK9 FB 參數(shù)調(diào)整

2. 采用單 PMIC 電源方案時(shí)供電電路

1、采用瑞芯微配套PMIC 型號(hào)為 RK806-1，務(wù)必注意，根據(jù)實(shí)際使用 DRAM 顆粒，同步修改 PMIC RK806-1 FB9（pin66）的分壓電阻阻值，使得 VDDQ_DDR_S0 輸出電壓與顆粒相匹配，如圖8-8所示；

圖 8-8 ?RK806-1 BUCK9 FB 參數(shù)調(diào)整

2、采用瑞芯微配套PMIC型號(hào)為RK806-1，務(wù)必注意，根據(jù)實(shí)際使用DRAM 顆粒，同步修改PMIC RK806-1 FB6（pin31）的分壓電阻阻值，使得VDD2_DDR_S3輸出電壓與顆粒相匹配，如圖8-9所示；

圖 8-9 ?RK806-1 BUCK6 FB 參數(shù)調(diào)整

3、瑞芯微原廠RK3588電路圖紙參考模板里提供了LPDDR4 和 LPDDR4x 兼 容 設(shè) 計(jì),需要注意的是：必須根據(jù)實(shí)際物料選擇相應(yīng)的電路。貼 LPDDR4 顆粒時(shí)，只需要貼 R3811 電阻，R3808 不貼；貼 LPDDR4x 顆粒時(shí)，只需要貼 R3808 電阻，R3811 不貼，如圖8-10所示。

圖 8-10 ?LPDDR4/LPDDR4x 兼容設(shè)計(jì)電源選擇

DDR電路疊層與阻抗設(shè)計(jì)

8層通孔板1.6mm厚度疊層與阻抗設(shè)計(jì)

在8層通孔板疊層設(shè)計(jì)中，頂層信號(hào) L1 的參考平面為 L2，底層信號(hào) L8 的參考平面為 L7。建議層疊為T(mén)OP-Gnd-Signal-Power-Gnd-Signal-Gnd-Bottom，基銅厚度建議全部采用 1oZ，厚度為1.6mm。詳細(xì)的疊層與阻抗設(shè)計(jì)過(guò)程見(jiàn)白皮書(shū)第2章。板厚推薦疊層如圖8-11所示，阻抗線寬線距如圖8-12所示。

圖 8-11 ?8層通孔1.6mm厚度推薦疊層

圖 8-12 ?8層通孔1.6mm厚度各阻抗線寬線距

10層1階HDI板1.6mm厚度疊層與阻抗設(shè)計(jì)

在10層1階板疊層設(shè)計(jì)中，頂層信號(hào)L1的參考平面為L(zhǎng)2，底層信號(hào)L10的參考平面為L(zhǎng)9。建議層疊為T(mén)OP-Signal/Gnd-Gnd/Power-Signal-Gnd/Power-Gnd/Power-Gnd/Power-Signal-Gnd-Bottom，其中L1，L2，L9，L10，建議采用1oZ，其它內(nèi)層采用HoZ。詳細(xì)的疊層與阻抗設(shè)計(jì)過(guò)程見(jiàn)白皮書(shū)第2章。板厚推薦疊層如圖8-13所示，阻抗線寬線距如圖8-14所示。

圖8-13 ?10層1階HDI板疊層設(shè)計(jì)

圖8-14 ?10層1階HDI板阻抗設(shè)計(jì)

10層2階HDI板1.6mm厚度疊層與阻抗設(shè)計(jì)

在10層2階板疊層設(shè)計(jì)中，頂層信號(hào)L1的參考平面為L(zhǎng)2，底層信號(hào)L10的參考平面為L(zhǎng)9。建議層疊為T(mén)OP-Gnd-Signal-Gnd-Power-Signal/Pow -Gnd-Signal-Gnd-Bottom，其中L1，L2，L3，L8，L9，L10，建議采用1oZ，其它內(nèi)層采用HoZ。細(xì)的疊層與阻抗設(shè)計(jì)過(guò)程見(jiàn)白皮書(shū)第2章。板厚推薦疊層如圖8-15所示，阻抗線寬線距如圖8-16與8-17所示。

圖8-15 ?10層2階HDI板疊層設(shè)計(jì)

圖8-16 ?10層2階HDI板單端阻抗設(shè)計(jì)圖

圖8-17 ?10層2階HDI板差分阻抗設(shè)計(jì)圖

DDR電路阻抗線與阻抗要求

1、所有通道數(shù)據(jù)DQ、DM單端信號(hào)阻抗40歐姆，如果疊層無(wú)法滿足40歐目標(biāo)阻抗，至少保證阻抗?jié)M足45ohm±10%，40歐目標(biāo)阻抗信號(hào)余量會(huì)更大，45歐目標(biāo)阻抗信號(hào)余量會(huì)更小，如圖8-18所示；

圖 8-18 ?CH0與CH1通道數(shù)據(jù)DQ、DM阻抗線

2、所有通道地址、控制單端信號(hào)阻抗40歐姆，如圖8-19所示；

圖 8-19 ?CH0與CH1通道地址、控制阻抗線

3、CKE單端信號(hào)阻抗50歐姆，如圖8-20所示；

圖 8-20 ?CH0與CH1通道CKE阻抗線

4、所有通道數(shù)據(jù)鎖存信號(hào)DQS與時(shí)鐘差分信號(hào)阻抗80歐姆，如果疊層無(wú)法滿足80歐目標(biāo)阻抗，至少保證阻抗?jié)M足90ohm ±10%，如圖8-21所示；

圖 8-21 ?CH0與CH1通道DQS與CLK差分阻抗線

DDR電路PCB布局布線要求

1、由于RK3588 DDR接口速率最高達(dá)4266Mbps，PCB 設(shè)計(jì)難度大，所以強(qiáng)烈建議使用瑞芯微原廠提供的 DDR 模板和對(duì)應(yīng)的 DDR 固件。DDR 模板是經(jīng)過(guò)嚴(yán)格的仿真和測(cè)試驗(yàn)證后發(fā)布的。在單板PCB設(shè)計(jì)空間足夠的情況下，優(yōu)先考慮留出DDR電路模塊所需要的布局布線空間，拷貝瑞芯微原廠提供的 DDR 模板，包含芯片與DDR顆粒相對(duì)位置、電源濾波電容位置、鋪銅間距等完全保持一致。如圖8-22至8-29所示。

2、如果自己設(shè)計(jì) PCB，請(qǐng)參考以下PCB 設(shè)計(jì)建議，強(qiáng)烈建議進(jìn)行仿真優(yōu)化，然后與瑞芯微原廠FAE進(jìn)行確認(rèn),確認(rèn)沒(méi)問(wèn)題以后在進(jìn)行打樣調(diào)試。

CPU 管腳，對(duì)應(yīng)的 GND 過(guò)孔數(shù)量，建議嚴(yán)格參考模板設(shè)計(jì)，不能刪減 GND 過(guò)孔。8 層通孔的 PCB模板，CPU 管腳 GND 過(guò)孔設(shè)計(jì)如圖8-30所示，黃色為DDR管腳信號(hào)，地管腳為紅色；

圖 8-30 ?RK3588地過(guò)孔示意圖

信號(hào)換層前后，參考層都為 GND 平面時(shí)，在信號(hào)過(guò)孔 25mil（過(guò)孔和過(guò)孔的中心間距）范圍內(nèi)需要添加 GND 回流過(guò)孔(黃色為DDR信號(hào)，紅色為GND信號(hào))，改善信號(hào)回流路徑，GND 過(guò)孔需要把信號(hào)換層前后 GND 參考平面連接起來(lái)。一個(gè)信號(hào)過(guò)孔，至少要有一個(gè) GND 回流過(guò)孔，盡可能增加 GND 回流過(guò)孔數(shù)量，可以進(jìn)一步改善信號(hào)質(zhì)量，如圖8-31所示；

圖 8-31 ?信號(hào)換層添加地過(guò)孔示意圖

GND 過(guò)孔和信號(hào)過(guò)孔的位置會(huì)影響信號(hào)質(zhì)量，建議 GND 過(guò)孔和信號(hào)過(guò)孔交叉放置如圖8-32所示，雖然同樣是 4 個(gè) GND 回流過(guò)孔，4 個(gè)信號(hào)過(guò)孔在一起的情況要避免，這種情況下過(guò)孔的串?dāng)_最大；

圖 8-32 ?回流地過(guò)孔的位置示意圖

8 層板，建議 DDR 信號(hào)走第一層、第六層、第八層。DQ、DQS、地址和控制信號(hào)、CLK 信號(hào)都參考完整的 GND 平面。如果 GND 平面不完整，將會(huì)對(duì)信號(hào)質(zhì)量造成很大的影響；

如圖8-33所示，當(dāng)過(guò)孔導(dǎo)致信號(hào)參考層破裂時(shí)，可以考慮用 GND 走線優(yōu)化下參考層，改善信號(hào)質(zhì)量；

圖 8-33 ?地平面割裂補(bǔ)全示意圖

繞線自身的串?dāng)_會(huì)影響信號(hào)延時(shí)，走線繞等長(zhǎng)時(shí)注意按圖8-34所示；

圖 8-34 ?蛇形走線示意圖

在做等長(zhǎng)時(shí)，需要考慮過(guò)孔的延時(shí)，如圖8-35所示；

圖 8-35 ?過(guò)孔延遲示意圖

非功能焊盤(pán)會(huì)破壞銅皮，以及增大過(guò)孔的寄生電容，需要?jiǎng)h除過(guò)孔的非功能焊盤(pán)，做無(wú)盤(pán)設(shè)計(jì)；

走線距離過(guò)孔越近，參考平面越差，走線距離過(guò)孔鉆孔距離建議≧8mil，有空間的地方增大間距；

調(diào)整過(guò)孔位置，優(yōu)化平面的裂縫，不要造成平面割裂，起到改善回流路徑的作用，如圖8-36所示；

圖 8-36 ?過(guò)孔優(yōu)化示意圖

DQS、CLK、WCLK 信號(hào)需要做包地處理，包地線或銅皮建議每隔≦400mil，打一個(gè) GND 過(guò)孔，如圖8-37所示；

圖 8-37 ?差分信號(hào)包地示意圖

對(duì)于 VDD_DDR 電源，DCDC 區(qū)域電源換層時(shí)，建議打≧6 個(gè) 0503 過(guò)孔；

對(duì)于 VDDQ_DDR 電源，DCDC 區(qū)域電源換層時(shí)，建議打≧6 個(gè) 0503 過(guò)孔；

對(duì)于 VDD2_DDR 電源，DCDC 區(qū)域電源換層時(shí)，建議打≧6 個(gè) 0503 過(guò)孔；

對(duì)于 VDD1_1V8_DDR 電源，電源平面換層時(shí)，建議至少打≧2 個(gè) 0402 過(guò)孔；

每個(gè)電容焊盤(pán)建議至少一個(gè)過(guò)孔，對(duì)于 0603 或者 0805 封裝的電容建議一個(gè)焊盤(pán)對(duì)應(yīng)兩個(gè)過(guò)孔，過(guò)孔的位置要靠近管腳放置，減小回路電感。

DDR電路PCB設(shè)計(jì)時(shí)序要求

由于 8 層板，表層和內(nèi)層都有走線。無(wú)論是單端信號(hào)還是差分信號(hào)，表層走線和內(nèi)層走線，速率有差異。表層走線，單端信號(hào)和差分信號(hào)速率有差異。內(nèi)層走線，單端信號(hào)和差分信號(hào)差異較小。過(guò)孔速率和走線速率有差異，為了減小速率差異對(duì)信號(hào)余量的影響，設(shè)計(jì)規(guī)則需要按等延時(shí)來(lái)要求。PCB 設(shè)計(jì)時(shí)，需要按實(shí)際制板的疊層設(shè)置疊層參數(shù)，同時(shí)把封裝延時(shí)，和過(guò)孔延時(shí)考慮進(jìn)來(lái)，具體的時(shí)序要求如表8-3所示。

表8-3 LPDDR4阻抗、時(shí)序表

編輯：黃飛

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