RAM/ROM存儲(chǔ)器的設(shè)計(jì)

隨機(jī)訪問(wèn)存儲(chǔ)器（RAM）

01

（1）隨機(jī)訪問(wèn)存儲(chǔ)器（RAM）概述

①隨機(jī)存儲(chǔ)器可以隨時(shí)從任何一個(gè)指定地址中讀出數(shù)據(jù)，也可以隨時(shí)將數(shù)據(jù)寫(xiě)入任何一個(gè)指定的存儲(chǔ)單元中，RAM的結(jié)構(gòu)如下：

②RAM 單元根據(jù)地址總線、數(shù)據(jù)總線以及讀寫(xiě)控制線的數(shù)目可以分為單口RAM、雙口RAM 兩大類:

單口RAM只有一套數(shù)據(jù)總線、地址總線和讀寫(xiě)控制線，因此當(dāng)多個(gè)外設(shè)需要訪問(wèn)同一塊單口RAM 時(shí)，需要通過(guò)仲裁電路來(lái)判斷。

雙口RAM具有兩套完全獨(dú)立的數(shù)據(jù)線、地址線和讀寫(xiě)控制線，從而實(shí)現(xiàn)了大量數(shù)據(jù)的高速訪問(wèn)以及不同時(shí)鐘域的數(shù)據(jù)交換。

（2）隨機(jī)存儲(chǔ)器設(shè)計(jì)基礎(chǔ)

①在Verilog HDL 中，若干個(gè)相同寬度的向量構(gòu)成數(shù)組，其中reg 型數(shù)組變量就代表著存儲(chǔ)器。例如：

reg [7:0] memory[1023:0];

該語(yǔ)句定義了1024 個(gè)字的存儲(chǔ)器變量memory，每個(gè)字的字長(zhǎng)為8 位，（說(shuō)白了，就是有1024個(gè)8bit寬的寄存器）經(jīng)過(guò)定義后的memory 型變量可以用下面的語(yǔ)句對(duì)存儲(chǔ)器單元賦值：

memory [7] = 90;

//存儲(chǔ)器memory 的第7 個(gè)字被賦值為90

　?、诖鎯?chǔ)器單元中的數(shù)據(jù)也可以讀出，因此存儲(chǔ)器型變量相當(dāng)于一個(gè)RAM。由于存儲(chǔ)器由邏輯資源產(chǎn)生，因此存儲(chǔ)容量越大，所需要的邏輯資源就越多。

（3）單口RAM 單元的實(shí)現(xiàn)

　?、賳慰赗AM，只有一套地址總線，讀和寫(xiě)是分開(kāi)（至少不能在同一個(gè)周期內(nèi)完成）。8× 8 位RAM 的設(shè)計(jì)舉例實(shí)現(xiàn)如下：

　?、诓糠?a target="_blank">信號(hào)說(shuō)明：

addm 為3 比特地址線，可以實(shí)現(xiàn)8 個(gè)存儲(chǔ)單元的尋址；

cs_n 為片選信號(hào)，低有效，當(dāng)cs_n 為低時(shí)，存儲(chǔ)器處于工作狀態(tài)（可以讀或?qū)懀?；?dāng)cs_n 為高時(shí)，存儲(chǔ)器處于禁止?fàn)顟B(tài)（強(qiáng)制輸出0）。

we_n 為寫(xiě)使能信號(hào)，低有效，當(dāng)we_n為高時(shí)，存儲(chǔ)器處于讀狀態(tài)，否則處于寫(xiě)狀態(tài)。

dout 為存儲(chǔ)器的輸出端口，din 為存儲(chǔ)器的輸入端口。

module ram_single(
          input clk,
          input [2:0] addm,
          input cs_n,
          input we_n,
          input [7:0] din,
          output reg [7:0] dout
 );
 reg [7:0] ram1[7:0];
 always @(posedge clk) begin
     if(cs_n)
         dout <= 8'b0000_0000;
     else
         if(we_n)
             dout <= ram1[addm];
         else
             ram1[addm] <= din;
 end
 
endmodule

（4）雙口同步RAM 單元

①雙口同步RAM 具有兩套地址總線，一套用于讀數(shù)據(jù)，一套用于寫(xiě)數(shù)據(jù)，二者可分別獨(dú)立操作。128× 8 位雙口RAM 的實(shí)現(xiàn)舉例：

②代碼如下所示：

module rom_test(
      output reg [7:0] q,
      input [7:0] d,
      input [6:0] addr_in,
      input [6:0] addr_out,
      input we, clk1, clk2
  );
  reg [6:0] addr_out_reg;
  reg [7:0] mem[127:0];
 always @(posedge clk1)begin
     if (we)
        mem[addr_in] <= d;
 end

 always @(posedge clk2) begin
     q <= mem[addr_out_reg];
     addr_out_reg <= addr_out;
 end
endmodule

只讀存儲(chǔ)器(ROM)

02

①在數(shù)字系統(tǒng)中，由于ROM 掉電后數(shù)據(jù)不會(huì)丟失，對(duì)于容量不大的ROM，在Verilog HDL 中可以通過(guò)case 語(yǔ)句來(lái)實(shí)現(xiàn)。

②在應(yīng)用中，case 語(yǔ)句中的數(shù)值可以根據(jù)實(shí)際需要修改，其中addm 為地址輸入信號(hào)，cs_n為片選信號(hào),8× 8 位的ROM 模塊的實(shí)現(xiàn):

module rom_test(
          input clk,
          input [2:0] addm,
          input cs_n,
          output reg [7:0] dout
  );

  always @(posedge clk) begin
  if(cs_n)
     dout <= 8'b0000_0000;
  else
       case(addm)
           3'b000: dout <= 1;
           3'b001: dout <= 2;
           3'b010: dout <= 4;
           3'b011: dout <= 8;
           3'b100: dout <= 16;
           3'b101: dout <= 32;
           3'b110: dout <= 64;
           3'b111: dout <= 128;
       endcase
  end
endmodule