基于三維阻變存儲器的存算一體技術(shù)

近年來，隨著芯片工藝制造的進(jìn)步，工藝制程逐漸接近物理極限，深度神經(jīng)網(wǎng)絡(luò)的發(fā)展使得計算量和參數(shù)量呈指數(shù)上升。具有高密度，非易失，易加工等優(yōu)點(diǎn)的阻變存儲器(RRAM)，被認(rèn)為是最具代表性的新型存儲器之一，是低功耗，低成本、高算力兼?zhèn)涞睦硐脒x擇。

為解決阻變存儲器應(yīng)用于大規(guī)模神經(jīng)網(wǎng)絡(luò)面臨的多個挑戰(zhàn)，由中國科學(xué)院微電子研究所微電子器件與集成重點(diǎn)實(shí)驗(yàn)室劉明院士、張鋒研究員團(tuán)隊(duì)與北京理工大學(xué)集成電路與電子學(xué)院王興華副教授團(tuán)隊(duì)，共同研發(fā)了“基于三維阻變存儲器的存算一體技術(shù)”，首次突破了三維垂直結(jié)構(gòu)阻變存儲器存算一體宏單元芯片。項(xiàng)目吸引來自學(xué)術(shù)界與產(chǎn)業(yè)界的廣泛關(guān)注，并于近日入選中國半導(dǎo)體十大研究進(jìn)展候選推薦。

三維垂直結(jié)構(gòu)阻變存儲器存算一體技術(shù)(即圖1)采用三維阻變存儲器與外圍運(yùn)算電路堆疊結(jié)構(gòu)，能夠?qū)崿F(xiàn)1bIN-2bW、4bIN-5bW和8bIN-9bW的乘累加計算精度的基于三維垂直阻變存儲器陣列的存算一體功能。

圖1. 基于三維垂直結(jié)構(gòu)阻變存儲器的

高精度存算一體宏單元

結(jié)構(gòu)將多值自選通(Multi-level self-selective, MLSS)三維垂直阻變存儲器與抗漂移多位模擬輸入權(quán)值乘(ADINWM)方案相結(jié)合(如圖2所示)，實(shí)現(xiàn)了高密度計算;在抗漂移多位模擬輸入權(quán)值乘方案基礎(chǔ)上提出了電流幅值離散整形(CADS)電路用于增加讀出電流的感知容限(SM)用于后續(xù)精確的模擬乘法計算，解決了由于三維阻變存儲器陣列單元電導(dǎo)波動引起讀出電流失真。

圖2. 三維阻變存儲器結(jié)構(gòu)的存算模式

圖3展示了硬件自動測試平臺通過FPGA控制實(shí)現(xiàn)了采用抗漂移多位模擬輸入權(quán)值乘方案的1bIN-2bW(1bit輸入和2bit權(quán)重)、4bIN-5bW(4bit輸入和5bit權(quán)重)和8bIN-9bW(8bit輸入和9bit權(quán)重)精度的乘累加操作，作為對比，同時實(shí)現(xiàn)了采用傳統(tǒng)并行字線輸入原位乘累加方案的1bIN-2bW精度的乘累加操作。當(dāng)采用1bIN-2bW的計算精度時，部署開發(fā)平臺用于三維腦核磁共振圖像的邊緣檢測，邊緣檢測是卷積神經(jīng)網(wǎng)絡(luò)前幾層的主要功能之一。與傳統(tǒng)方法相比，提供了更準(zhǔn)確的大腦MRI邊緣檢測和更高的數(shù)據(jù)集推理精度。

圖3. 芯片測試平臺

同時報告展示了該宏單元的能效情況(圖4)，該工作在1bIN-2bW、4bIN-5bW和8bIN-9bW精度配置下分別取得了62.11 TOPS/W、29.94 TOPS/W和8.32 TOPS/W的能效。該宏單元中計算位密度為58.2 bit/um2，可以看到，該三維阻變存儲器陣列單元密度比基于二維阻變存儲器的計算密度也高出多倍。

圖4. 三維阻變存算一體芯片性能測試

最終通過實(shí)驗(yàn)證明，基于三維垂直結(jié)構(gòu)的阻變存儲器的存算一體結(jié)構(gòu)，不但能夠?qū)崿F(xiàn)高密度的計算密度，還可以實(shí)現(xiàn)低功耗高能效的存算一體結(jié)構(gòu)，在三維神經(jīng)網(wǎng)絡(luò)計算方面尤其獨(dú)有的技術(shù)優(yōu)勢，未來在邊緣智能計算領(lǐng)域有很好的應(yīng)用前景，將很大程度上拓展存算一體方向的發(fā)展應(yīng)用空間。

審核編輯：湯梓紅