EDA技術(shù)概況

　　EDA概況

1.1EDA發(fā)展階段

1.早期電子CAD階段

20世紀(jì)70年代，EDA技術(shù)發(fā)展初期，利用計算機，二維圖形編輯與分析的CAD工具，完成布局布線等高度重復(fù)性的繁雜工作。

2.20世紀(jì)80年代，出現(xiàn)了低密度的可編程邏輯器件（PAL_Programmable Array Logic和GAL_Generic Array Logic），相應(yīng)的EDA開發(fā)工具主要解決電路設(shè)計沒有完成之前的功能檢測等問題。

3.電子設(shè)計自動化（EDA）階段

20世紀(jì)90年代，可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強大的全線EDA工具。具有較強抽象描述能力的硬件描述語言（VHDL，Verilog HDL）及高性能綜合工具的使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā) （SOC_System On a Chip：單片系統(tǒng)，或片上系統(tǒng)集成）

開始實現(xiàn)“概念驅(qū)動工程”（Concept Driver Engineering CDE）

EDA的定義

廣義范圍：

半導(dǎo)體工藝設(shè)計自動化

可編程器件設(shè)計自動化

電子系統(tǒng)設(shè)計自動化

印刷電路板設(shè)計自動化

仿真與測試，故障診斷自動化

形式驗證自動化

狹義范圍：

以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計算機，大規(guī)?？删幊唐骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，自動完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯綜合及優(yōu)化，布局布線，邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯，邏輯映射，編程下載等工作，最終形成專用集成芯片的技術(shù)。

1.2 傳統(tǒng)設(shè)計方法和EDA方法的區(qū)別

傳統(tǒng)設(shè)計方法的缺點：

*1.設(shè)計依賴于手工和經(jīng)驗

*2.設(shè)計依賴于現(xiàn)有的通用元器件

*3 設(shè)計后期的仿真和調(diào)試

*4 自下而上設(shè)計思想的局限

*5 設(shè)計實現(xiàn)周期長，靈活性差，耗時耗力，效率低

EDA 設(shè)計方法：

自上而下（Top-Down）

將數(shù)字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需要將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至各子系統(tǒng)關(guān)系合理，并便于邏輯電路級的設(shè)計和實現(xiàn)為止。

傳統(tǒng)設(shè)計方法與EDA方法的區(qū)別：

*1 描述方式不同

傳統(tǒng)設(shè)計方法采用電路圖為主，EDA設(shè)計方法以硬件描述語言為主

*2 設(shè)計手段不同

傳統(tǒng)設(shè)計方法以手工設(shè)計為主；EDA為自動實現(xiàn)。其方案驗證與設(shè)計，系統(tǒng)邏輯綜合，布局布線，性能仿真，器件編程等均由EDA工具一體化完成。傳統(tǒng)設(shè)計方法基于電路板，EDA基于芯片。

可編程邏輯器件 -->芯片設(shè)計 -->電路板構(gòu)成 -->電子系統(tǒng)

1.3EDA技術(shù)的主要內(nèi)容

實現(xiàn)載體：大規(guī)?？删幊唐骷≒LD_Programmable Logic Device）

描述方式：硬件描述語言（HDL_Hard descripation Lauguage）VHDL，Verlog HDL等

設(shè)計工具：開發(fā)軟件，開發(fā)系統(tǒng)

硬件驗證：實驗開發(fā)系統(tǒng)

大規(guī)模可編程邏輯器件

FPGA_Field Programmable Gates Array

CPLD_Complex Programmable Logic Device

主流公司：Xilinx，Altera，Lattice

FPGA/CPLD顯著優(yōu)點：

開發(fā)周期短，投資風(fēng)險小，產(chǎn)品上市速度快，市場適應(yīng)能力強，硬件修改升級方便。

硬件描述語言HDL_Hardware Description Language

VHDL:IEEE標(biāo)準(zhǔn)，系統(tǒng)級抽象描述能力較強

Verilog： IEEE標(biāo)準(zhǔn)，門級開關(guān)電路描述能力較強

ABLE：系統(tǒng)級抽象描述能力差，適合于門級電路描述

EDA軟件

集成化的開發(fā)系統(tǒng)（半導(dǎo)體器件廠商）：

Altera 公司：Quartus II，Max II系列

Xilinx 公司：ISE，F(xiàn)oundation，Aillance系列

Lattice公司 ：ispDesignEXPERT 系列

AMD：

TI：

特定功能的開發(fā)軟件：綜合軟件和仿真軟件

Mentor Graphics：

Cadence Design System

Synopsys

Viewlogic Systems

Protel

可編程邏輯器件設(shè)計流程：

CPLD與FPGA對比

FPGA為SRAM工藝，掉電后信息丟失，須外加專用配置芯片。上電時，專用配置芯片把數(shù)據(jù)加載懂啊FPGA中。FPGA功能可在運行時動態(tài)配置，實時改變邏輯功能，靈活性強。CPLD程序下載后掉電后不丟失，不需要外接配置芯片。

CPLD的安全性更高。由于配置芯片的存在，F(xiàn)PGA的保密性比CPLD差，邏輯數(shù)據(jù)有可能被讀取。

工藝決定里CPLD是有一定的擦寫次數(shù)限制的，而FPGA在實際使用中幾乎無配置次數(shù)的限制。

由于工藝難度的差異，CPLD一般集成度較低，大多為幾千門或幾萬門的芯片規(guī)模，做到幾十萬已經(jīng)很困難。而FPGA基于SRAM工藝，集成度更高，最新的FPGA產(chǎn)品已經(jīng)近千萬門規(guī)模。

CPLD更適合完成復(fù)雜的組合邏輯，如編，譯碼的工作。FPGA更適合復(fù)雜的時序邏輯。FPGA更適合觸發(fā)器豐富的邏輯結(jié)構(gòu)，CPLD適合于觸發(fā)器有限但與或關(guān)系豐富的邏輯結(jié)構(gòu)。

CPLD一般比FPGA的功耗高

CPLD與FPGA的選擇

一般組合邏輯多的電路設(shè)計采用CPLD，時序控制復(fù)雜的電路采用FPGA;

根據(jù)電路復(fù)雜程度，邏輯資源是否能夠用進(jìn)行選擇，需要資源多，F(xiàn)PGA一般更經(jīng)濟(jì)；

資源需求少，如僅僅擴(kuò)展IO，簡單通信，控制，保護(hù)等，選擇CPLD；

信號處理，數(shù)據(jù)處理，圖像處理，復(fù)雜控制電路多采用FPGA。
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