如何在高速設(shè)計過程中的保證信號完整性

在電路設(shè)計中，一般我們很關(guān)心信號的質(zhì)量問題。一般的設(shè)計理念會基于理論和理想的模擬，理解信號從發(fā)射器傳輸?shù)?a target="_blank">接收器，但實際應(yīng)用往往不如預(yù)期，因為從理論到實際應(yīng)用都往往會導(dǎo)致不可預(yù)知的結(jié)果。

什么是信號完整性？

當電流通過銅跡線時，根據(jù)源組件（發(fā)射極）的驅(qū)動器傳遞的能量，可能會出現(xiàn)不同的行為。 信號完整性仿真是驗證通過銅跡線的信號質(zhì)量的理想方式，確保整個系統(tǒng)安全可靠。信號完整性分析是一種后期布局模擬過程，可準確反映現(xiàn)實中發(fā)生的情況，以及在日常使用產(chǎn)品中會發(fā)生哪些行為，從而使設(shè)計更加可靠。

需要注意的問題

高速部件的使用在市場上一直在增加，而低速部件的使用繼續(xù)下降。 這種趨勢甚至在今天仍然持續(xù)，高速組件的不斷增長使我們在復(fù)雜系統(tǒng)中保持信號質(zhì)量的挑戰(zhàn)。

可以以各種方式擾亂信號，包括損耗，串擾效應(yīng)，反射，皮膚效應(yīng)和許多其他干擾。這些信號干擾問題在諸如DDR 2/3/4的技術(shù)中進一步復(fù)雜化，其中每個信號需要同時到達以便在保持相同時鐘速度的同時從存儲器讀取。

通常使用快速引腳驅(qū)動器來實現(xiàn)良好的信號時序，同時還沿著銅跡線提供足夠的能量。 盡管這些引腳驅(qū)動器可以幫助最小化信號完整性損失，但是長的傳輸線將受到干擾。

要理解的一些理論應(yīng)用：

過渡電長度（TEL）被定義為信號變化期間電磁波的移動（上升時間（RT）/下降時間（FT）））：

?TEL = RT / FT *信號速度

使用FR-4的PCB構(gòu)建上的軌跡的大致速度為：

?15厘米/秒（6英寸/秒）

具有例如上升/下降時間。 300 ps這意味著：

?TEL = 0.3ns * 15cm / ns = 4.5cm（1.77英寸）

如果Trace長于TEL的20％，我們將得到一條傳輸線和Re：

?反向開始為= 0.3 ns * 15cm / ns * 0.2 = 9 mm（350 mil）

這幾乎是什么？ 長度超過9mm（350mils）的銅跡線像傳輸線一樣，在設(shè)計過程中需要特別注意。

風(fēng)險分析

因為有不同種類的擾動可以產(chǎn)生銅跡，如果不檢查系統(tǒng)中的信號質(zhì)量，還會有幾個不同的風(fēng)險和后果。 例如，我們來看看一個反應(yīng)問題。 信號從發(fā)射器發(fā)送到接收器，但是在接收器的引腳處觀察到一些流過的能量，如下面的圖1所示。

圖1 - 從發(fā)射器到接收器的信號反射問題

觀察此效果時，我們可以看到信號的各種失真，如可能會燒毀芯片的過沖或可能會切換設(shè)備兩次的下沖。 在第二種情況下，我們還應(yīng)該注意回鈴，也可能會再次切換設(shè)備。 在這兩種情況下，這些風(fēng)險都很高，而信號質(zhì)量問題可能會為原型和再轉(zhuǎn)動帶來額外的成本。 當產(chǎn)品在市場上時，甚至可能會導(dǎo)致一些非功能性系統(tǒng)。 除了技術(shù)風(fēng)險之外，還會影響公司的預(yù)算來考慮，因為成本開始逐漸失控，每一輪的原型都是這樣。

在最糟糕的情況下，在原型階段沒有發(fā)現(xiàn)的問題將進入市場，還有一些錯誤和問題仍在等待被發(fā)現(xiàn)。 在這樣的情況下，當客戶退貨時，我們可能會花費大量資源來修復(fù)或更換產(chǎn)品。 而公司最后要處理的是被召回的產(chǎn)品有害品牌在這個過程中的聲望和預(yù)算。

解決方案

如何避免信號完整性問題，并避免所有這些潛在問題？ 第一步是徹底研究從一開始就遇到的問題，并在整個設(shè)計過程中做出良好的設(shè)計決策。 換句話說，不要在沒有具體的成功計劃的情況下潛水。

計劃應(yīng)該是什么？ 最常見的方法是調(diào)整傳輸線的阻抗。 這需要阻抗控制路由。 如果您需要更大的適配，則可以在信號中添加一個終止。 這也將調(diào)整阻抗，從而避免PCB上太寬的痕跡。 通過這樣做，終端組件可以吸收傳輸線上流過的能量，從而保護接收器。

避免擾動的另一個關(guān)鍵因素是計劃您當前的返回路徑。 避免在下面（或以上）關(guān)鍵信號區(qū)域內(nèi)分裂電源平面。 還可以對這些關(guān)鍵信號使用盲孔和埋孔，因為通孔過孔的短截線可能會充當天線，并會對信號產(chǎn)生不必要的干擾。

圖2 - Altium Designer制造的Via拼接，提供優(yōu)化的電流返回路徑

Altium Designer的用處

Altium Designer包括一個完整的信號完整性分析工具，可以幫助我們檢測擾動和扭曲板上的信號。 首先，它包含一個預(yù)先布局分析，以便對可能發(fā)生的問題進行估計對你的項目 這對于在設(shè)計過程中早期發(fā)現(xiàn)信號問題而做得更好，這是有幫助的做出布局時的決定。 當然，在設(shè)計的這個階段，分析沒有信息關(guān)于真實層堆棧，只能對結(jié)果進行估計。 當板完成后，路由和所有銅區(qū)域，則可以利用后布局分析來查看信號的真實擾動。

像往常一樣，為了運行模擬，需要模擬模型。 在信號完整性仿真的情況下，所有IC連接到我們想要模擬的信號都需要IBIS模型。 Altium Designer可以管理基本的IBIS模型，組件，如電阻器，電容器，電感器，連接器，晶體管，二極管等等...我們需要關(guān)心的唯一的事情是IC的仿真模型。 這些通?？梢詮闹圃焐痰木W(wǎng)站下載。

通過板上的路由和連接到組件的IBIS模型，現(xiàn)在可以啟動信號完整性模擬。 運行分析并調(diào)查您的信號的質(zhì)量。 如果您看到意外的擾動，那么您將需要再次運行模擬。 這一次，使用可以添加到信號中的可能終端的變體。 Altium Designer將在同一圖表上生成具有這些端接的信號，以便您可以了解調(diào)整關(guān)鍵信號需要什么樣的終端。

現(xiàn)在知道需要哪個終止，還可以運行一個額外的分析，以確定你的組件需要什么價值，這樣可以對信號做出最好的適應(yīng)。 這是一個參數(shù)化仿真，可以改變終端組件的值，看到哪個值最有幫助。

圖3 - 下拉電阻終端的參數(shù)仿真

結(jié)論

借助Altium Designer中的信號完整性仿真，我們可以輕松地在路由過程之前和之后成功瀏覽高速板的復(fù)雜性。 不然將需要花費大量的時間來規(guī)劃當前的返回路徑，信號時間和層疊層，然后才能開始路由跟蹤。通過后期和預(yù)布局模擬和仔細規(guī)劃的組合，每次都能夠產(chǎn)生清晰的信號。