PCB板上走線串?dāng)_的形成原理及影響

串?dāng)_是信號(hào)完整性中最基本的現(xiàn)象之一，在板上走線密度很高時(shí)串?dāng)_的影響尤其嚴(yán)重。我們知道，線性無緣系統(tǒng)滿足疊加定理，如果受害線上有信號(hào)的傳輸，串?dāng)_引起的噪聲會(huì)疊加在受害線上的信號(hào)，從而使其信號(hào)產(chǎn)生畸變。

圖1.串?dāng)_使得信號(hào)產(chǎn)生畸變

當(dāng)串?dāng)_噪聲疊加在受害信號(hào)的高低電平上時(shí)，會(huì)產(chǎn)生幅度噪聲或影響眼圖高度。當(dāng)串?dāng)_噪聲疊加在受害信號(hào)的跳變邊沿位置時(shí)會(huì)產(chǎn)生邊沿的抖動(dòng)，進(jìn)而影響時(shí)序或者是眼圖寬度。從統(tǒng)計(jì)的角度來說，由于干擾源的不確定性，串?dāng)_噪聲一般會(huì)同時(shí)影響信號(hào)的邊沿和幅度。因此，對(duì)于串?dāng)_來說兩個(gè)方面的影響都應(yīng)該考慮。

串?dāng)_形成的根源在于耦合。在多導(dǎo)體系統(tǒng)中，導(dǎo)體間通過電場(chǎng)和磁場(chǎng)發(fā)生耦合。這種耦合會(huì)把信號(hào)的一部分能量傳遞到鄰近的導(dǎo)體上，從而形成噪聲。耦合的方式主要有兩種：1、容性耦合。2、感性耦合。

容性耦合

回憶一下我們所熟悉的平行板電容，兩個(gè)規(guī)則平行板導(dǎo)體，周圍充滿介質(zhì)就形成了一個(gè)電容器。對(duì)于PCB板上的情況，兩條走線之間和參考平面之間也會(huì)形成電容器，圖3中C1表示走線和參考平面之間形成的電容，C2表示兩走線之間形成的電容。從電容的角度來看，當(dāng)一條走線上電壓變化時(shí)，相當(dāng)于電容C2兩端電壓變化，電容C2充電鄰近的導(dǎo)體（電容的另一端）上必然也會(huì)有電流，串?dāng)_隨之產(chǎn)生。走線之間的電容與走線之間的間距密切相關(guān)，當(dāng)間距增大時(shí)，耦合電容迅速減小，耦合作用急劇減弱。如果在兩條走線之間放入另一根走線，這兩跳走線之間耦合電容會(huì)進(jìn)一步減小，這種現(xiàn)象正是使用隔離底線抑制串?dāng)_的出發(fā)點(diǎn)之一。

PCB板上走線串?dāng)_的形成原理及影響

圖2.容性耦合（Capacitive coupling）

感性耦合

如果一條走線上有數(shù)字信號(hào)傳輸，在信號(hào)電平跳變過程中，即信號(hào)處于跳變邊沿時(shí)，走線上電壓不斷變化，走線上的電流也不斷變化，這樣在走線周圍產(chǎn)生變化的磁場(chǎng)，而變化的磁場(chǎng)在鄰近走線上產(chǎn)生感應(yīng)電流。這就是感性耦合。同樣的拉開PCB板上走線的間距，能明顯減小兩天線之間的互感耦合。感性耦合機(jī)理如圖3

PCB板上走線串?dāng)_的形成原理及影響

圖3.感性耦合（Inductive coupling）

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PCB板(50078) PCB板(50078)
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2023-01-10 14:13:01

【PCB小知識(shí) 2 】三種特殊走線技巧

不會(huì)因?yàn)椴钅?b class="flag-6" style="color: red">串擾影響傳輸速率。4、高速以及對(duì)時(shí)序要求較為嚴(yán)格的信號(hào)線，盡量不要走蛇形線，尤其不能在小范圍內(nèi)蜿蜒走線。5、可以經(jīng)常采用任意角度的蛇形走線，能有效的減少相互間的耦合。6、高速PCB設(shè)計(jì)中

2015-11-23 13:09:53

【轉(zhuǎn)】PCB板蛇形走線有什么作用

;=2倍的線寬。PCI板上的蛇行線就是為了適應(yīng)PCI 33MHzClock的線長(zhǎng)要求。若在一般普通PCB板中，是一個(gè)分布參數(shù)的 LC濾波器，還可作為收音機(jī)天線的電感線圈，短而窄的蛇形走線可做保險(xiǎn)絲等等.

2016-12-07 22:20:49

三種特殊的PCB走線技巧

，因?yàn)椴煌膶赢a(chǎn)生的諸如阻抗、過孔的差別會(huì)破壞差模傳輸?shù)男Ч?，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話，會(huì)降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當(dāng)?shù)拈g距，串擾就不是個(gè)問題。在一般頻率

2019-03-18 21:38:12

不得不知道的EMC機(jī)理--串擾

2019-04-18 09:30:40

什么是串擾

2019-03-21 06:20:15

什么是小間距QFN封裝PCB設(shè)計(jì)串擾抑制？

一、引言隨著電路設(shè)計(jì)高速高密的發(fā)展趨勢(shì)，QFN封裝已經(jīng)有0.5mm pitch甚至更小pitch的應(yīng)用。由小間距QFN封裝的器件引入的PCB走線扇出區(qū)域的串擾問題也隨著傳輸速率的升高而越來越突出

2019-07-30 08:03:48

信號(hào)在PCB走線中傳輸時(shí)延 (上）

繞線方式等有關(guān)。隨著PCB走線信號(hào)速率越來越高，對(duì)時(shí)序要求較高的源同步信號(hào)的時(shí)序裕量越來越少，因此在PCB設(shè)計(jì)階段準(zhǔn)確知道PCB走線對(duì)信號(hào)時(shí)延的影響變的尤為重要。本文基于仿真分析DK，串擾，過孔,蛇形

2014-10-21 09:54:56

信號(hào)在PCB走線中傳輸時(shí)延(下)

，減小繞線間平行走線長(zhǎng)度。 4.小結(jié) 在PCB設(shè)計(jì)時(shí)候要將等長(zhǎng)的設(shè)計(jì)觀念逐步向等時(shí)設(shè)計(jì)轉(zhuǎn)變，在對(duì)時(shí)序或者等長(zhǎng)要求高的設(shè)計(jì)尤其需要注意串擾，繞線方式，不同層走線，過孔時(shí)延等方面對(duì)時(shí)序的影響。豐富的SI（信號(hào)完整性）知識(shí)和正確的仿真方法可以幫助設(shè)計(jì)去評(píng)估PCB板上的傳輸時(shí)延，從而提高設(shè)計(jì)的質(zhì)量。

2014-10-21 09:51:22