1. Allegro中我設(shè)置了highlight的顏色為白色,但選中后顏色是白藍(lán)相間的,很不方便查看。是什么地方需要設(shè)置,哪位大蝦告訴哈我?
答:setup/user preferences/display/display_nohilitefont 這個(gè)選項(xiàng)打勾就行了。
2. 不小心按了Highlight Sov后部分線高亮成白色,怎樣取消?
答:這個(gè)是用來(lái)檢查跨分割的,取消的辦法是:如果是4層板的話,在電源層跟地層都鋪上地網(wǎng)絡(luò),然后再按Highlight Sov刷新即可。
3. 如何更改Highlight高亮默認(rèn)顏色?
答:可以在Display-》Color/Visibility-》Display-》Temporary Highlight里修改即可,臨時(shí)修改顏色可以點(diǎn)Display-》Assign Color來(lái)實(shí)現(xiàn)。
4. 如實(shí)現(xiàn)Highlight高亮部分網(wǎng)絡(luò),而背景變暗,就像Altium Designer那樣?
答:可以在Display-》Color/Visibility-》Display-》Shadow Mode打開(kāi)該模式,并且選中Dim active layer即可。
5. 快速切換層快捷鍵
答:可以按數(shù)字區(qū)里的“-”或“+”來(lái)?yè)Q層。
6. OrCAD跟Allegro交互時(shí),出現(xiàn)WARNING [CAP0072] Could not find component to highlight錯(cuò)誤等?
答:OrCAD輸出網(wǎng)表,Allegro導(dǎo)入網(wǎng)表,確保兩者對(duì)的上號(hào),然后在Orcad選中元件,再右鍵Editor Select,即可在Allegro中選中該元件;反過(guò)來(lái),在Allegro中要先Highlight某元件,在Orcad中變會(huì)選中該元件。
1.ORcad :首先打開(kāi)orcad和allegro分別占1/2的窗口界面。然后orcad中 Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中設(shè)置導(dǎo)出網(wǎng)表的路徑。然后確定導(dǎo)出網(wǎng)表。
2.Allegro:Files/Import/Logic/ 最底下的Import directory中設(shè)置剛才導(dǎo)出網(wǎng)表的路徑。然后導(dǎo)入即可,只要不出現(xiàn)error即可。
3.操作互動(dòng):首先在allegro中選中高亮display/Highlight,然后到orcad中選中一個(gè)元件或者引腳哪么對(duì)應(yīng)的allegro中舊高亮顯示了。當(dāng)然了選中Dehighlight就可以不高亮顯示了。
7. 關(guān)于盲孔及埋孔B/B Via的制作方法?
答:可先制作通孔Thru via,然后Setup-》B/B via definitions-》Define B/B via,如下圖,完成后,再在Constraint Manager-》Physical-》all layers-》vias里添加B/B Via即可。
8. 在用Router Editor做BGA自動(dòng)扇出時(shí),遇到提示無(wú)法找到xxx解決方法?
答:路徑里不能有中文或者空格 。
9. 在制作封裝時(shí),如何修改封裝引腳的PIN Number?
答:Edit-》Text,然后選中PIN Number修改即可。
10. 對(duì)于一些機(jī)械安裝孔,為什么選了pin后,選中老是刪除不了?
答:因?yàn)檫@些Mechanical Pin屬于某個(gè)Symbol的,在Find里選中Symbols,再右鍵該機(jī)械孔,點(diǎn)Unplace Component即可。
11. 在OrCAD里用Off Page Connector為什么沒(méi)起到電氣連接的作用?
答:先科普下:
1.off_page connector確實(shí)是用在不同頁(yè)間比較合適,同一頁(yè)中可以選擇用連線,總線或者Place net alias來(lái)連通管腳,沒(méi)有見(jiàn)過(guò)在同一頁(yè)中用off_page connector的。
2.off_page connector在電氣特性上是沒(méi)有方向性的,但是在制圖時(shí),為了人看方便,所以使用的雙向信號(hào)和單向信號(hào)的符號(hào)還是不同的,這是為了讓人知道它是輸入還是輸出。電氣特性的連接是在芯片做原理圖封裝時(shí),對(duì)管腳定義時(shí)形成的。
原因分析:Off Page Connector用于平坦式電路圖中多頁(yè)面原理圖電氣連接(這些原理圖必須從屬于同一個(gè)Parent Sheet Symbol)。如下圖所示才算同一個(gè)Parent sheet symbol。
12. 如何將兩塊電路板合成一塊?
答:先將電路板A導(dǎo)出成Sub-drawing,然后電路板B再導(dǎo)入該Sub-drawing,同時(shí)原理圖也合成一個(gè)原理圖,完后創(chuàng)建網(wǎng)表Netlist,電路板B再導(dǎo)入該Netlist,此時(shí)電路板B存在一些未名的器件和已名的器件,因?yàn)閷?dǎo)入Sub-drawing元件布局跟連線都跟原來(lái)的保持一致,但是去掉了電路板A中元件的網(wǎng)表信息的,而導(dǎo)入該Netlist則導(dǎo)入了網(wǎng)表信息,為了利用原來(lái)的元件布局,可用Swap-》Component命令來(lái)交換元件網(wǎng)表信息而保持原來(lái)的布局不變。
13. 元件封裝中的機(jī)械安裝孔Mechanical Symbol?
答:使用Allegro PCB Design XL的Package symbol模板建立一個(gè)元件封裝,對(duì)于有電氣連接性的pin將其按照實(shí)際元件的引腳編號(hào)。而對(duì)于機(jī)械安裝孔的pin,將其pin number刪除掉,表明它是一個(gè)非電氣連接性的引腳,大多數(shù)指安裝孔。比如DB9、RJ45等接插件都具有兩個(gè)(或者以上)的機(jī)械孔。
14. Mechanical Symbol已經(jīng)存在庫(kù)中,但Place-》Manually在Mechanical Symbols里見(jiàn)不到?
答:在Placement里的Advance Settings選項(xiàng)卡中選中Library即可。
15. ORCAD畫(huà)原理圖時(shí),off page connector 后加上頁(yè)碼的方法?
答:用ORCAD畫(huà)原理圖,很多ORCAD的SCH中,大多在offpage connector 加上一個(gè)頁(yè)碼。方法很簡(jiǎn)單:Tools-》annotate-》action-》add intersheet reference即可。
16. 布線時(shí),添加到約束中的所有的通孔和盲孔都可以顯示,但是所有埋孔都不能顯示,不知道為什么。比如,L1—L2,L1--L3, L1--L8(8層板)都可以顯示,但是L2——L7,L3--L6都無(wú)法顯示?
答:在pad制作時(shí)需要把microvia點(diǎn)上即可。
17. Allegro Region區(qū)域規(guī)則設(shè)置?
答:setup - constraints - constraint manager或者快捷菜單中帶cm標(biāo)記的,Cmgr圖標(biāo)啟動(dòng)constraints manager圖表窗體,在窗體中選擇object--》create--》region,此后就在表中設(shè)置一下物理或者間距規(guī)則,只不過(guò)在設(shè)置通孔時(shí)可以雙擊彈出選擇過(guò)孔窗體,非常方便。最后設(shè)置完了點(diǎn)擊OK,此后在allegro pcb的菜單中shape下有利用Rectangular建立一個(gè)矩形,然后在option中的active class 選擇Constraint Region,subclass選擇all.assgin to region選擇你剛剛在規(guī)則管理中建立的區(qū)域規(guī)則名稱(chēng),如果沒(méi)有說(shuō)明你沒(méi)有保存好,重新操作一遍以上的規(guī)則建立過(guò)程。
18. 與某個(gè)Symbol的引腳相連的Clins和Vias刪除不了?
答:可能該Symbol為fix,Unfix該Symbol即可。
19. Allegro使用Fanout by pick功能時(shí)老是扇不出,而且停到一半卡死?
答:可能待扇出Symbol所在區(qū)域中存在Etch層的Shape,要?jiǎng)h掉這些Shape才行。
20. 將某個(gè)網(wǎng)絡(luò)設(shè)置成電源網(wǎng)絡(luò),并設(shè)置其電壓、線寬等屬性?
答:選中該Net,然后Edit-》Properties,按下圖修改其屬性即可?;蛘咭部梢砸来吸c(diǎn)擊Tools-》Setup Advisor-》Next-》Next-》Identify DC Nets-》填入網(wǎng)絡(luò)的Voltage即可。
21. 為什么器件bound相互重疊了,也不顯示DRC錯(cuò)誤呢?是不是哪里設(shè)置要打開(kāi)以下?
3 u# n/ O$ F1 d3 @# l. |答:有兩種,一個(gè)是pin到pin的距離約束,主要是防止短路,需要在constrain中設(shè)置smd pin 到smd pin的距離,然后在setup——constrain——modes中的spacing modes中勾選smd pin to smd pin。
另外一個(gè)是檢查兩個(gè)器件是否重疊,需要用到place bound top/bottom,至于是頂層還是底層,要更具你的器件而定,這個(gè)規(guī)則只要是兩個(gè)器件的place bound層相互重疊就會(huì)報(bào)警,同樣需要打開(kāi)檢查開(kāi)關(guān),在setup——constrain——modes中的design modes(package)中勾選package to package為on(其中on為實(shí)時(shí)監(jiān)測(cè),只要觸犯規(guī)則就報(bào)警,batch為只有點(diǎn)擊update drc才監(jiān)測(cè)報(bào)警,off是不監(jiān)測(cè),違反規(guī)則不報(bào)警)。當(dāng)然,Color/Visibility中Stack-UP中相應(yīng)層中的DRC顯示也要開(kāi)啟。
22. 拖動(dòng)時(shí)為什么不顯示鼠線?移動(dòng)鋪銅或元件時(shí),原來(lái)與之相連的過(guò)孔和線都消失了,怎么解決?
答:Move時(shí)要選中Ripup Etch。選中Ripup Etch時(shí)將去掉跟該Symbol引腳相連的Clines,同時(shí)顯示Rats,選中Stretch Etch時(shí)用Clines代替Rats,而什么都不選時(shí)則保留Clines同時(shí)顯示Rats。所以移動(dòng)鋪銅或元件為保留原來(lái)的過(guò)孔和線,則不能選中Ripup Etch。
另外:定制Allegro環(huán)境
Find(選取)
Design Object Find Filter選項(xiàng):
Groups(將1個(gè)或多個(gè)元件設(shè)定為同一組群)
Comps(帶有元件序號(hào)的Allegro元件)
Symbols(所有電路板中的Allegro元件)
Functions(一組元件中的一個(gè)元件)
Nets(一條導(dǎo)線)
Pins(元件的管腳)
Vias(過(guò)孔或貫穿孔)
Clines(具有電氣特性的線段:導(dǎo)線到導(dǎo)線;導(dǎo)線到過(guò)孔;過(guò)孔到過(guò)孔)
Lines(具有電氣特性的線段:如元件外框)
Shapes(任意多邊形)
Voids(任意多邊形的挖空部分)
Cline Segs(在clines中一條沒(méi)有拐彎的導(dǎo)線)
Other Segs(在line中一條沒(méi)有拐彎的導(dǎo)線)
Figures(圖形符號(hào))
DRC errors(違反設(shè)計(jì)規(guī)則的位置及相關(guān)信息)
Text(文字)
Ratsnets(飛線)
Rat Ts(T型飛線)
文件類(lèi)型:
.brd(普通的電路板文件)
.dra(Symbols或Pad的可編輯保存文件)
.pad(Padstack文件,在做symbol時(shí)可以直接調(diào)用)
.psm(Library文件,保存一般元件)
.osm(Library文件,保存由圖框及圖文件說(shuō)明組成的元件)
.bsm(Library文件,保存由板外框及螺絲孔組成的元件)
.fsm(Library文件,保存特殊圖形元件,僅用于建立Padstack的Thermal Relief)
.ssm(Library文件,保存特殊外形元件,僅用于建立特殊外形的Padstack)
.mdd(Library文件,保存module definition)
.tap(輸出的包含NC drill數(shù)據(jù)的文件)
.scr(Script和macro文件)
.art(輸出底片文件)
.log(輸出的一些臨時(shí)信息文件)
.color(view層面切換文件)
.jrl(記錄操作Allegro的事件的文件)
設(shè)定Drawing Size(setupDrawing size.。。.)
設(shè)定Drawing Options(setupDrawing option.。。.)
status:on-line DRC(隨時(shí)執(zhí)行DRC)
Default symbol height
Display:
Enhanced Display Mode:
Display drill holes:顯示鉆孔的實(shí)際大小
Filled pads:將via 和pin由中空改為填滿
Cline endcaps:導(dǎo)線拐彎處的平滑
Thermal pads:顯示Negative Layer的pin/via的散熱十字孔
設(shè)定Text Size(setupText Size.。。.)
設(shè)定格子(setup grids.。。)
Grids on:顯示格子
Non-Etch:非走線層
All Etch:走線層
Top:頂層
Bottom:底層
設(shè)定Subclasses選項(xiàng)(setupsubclasses.。。)
添加刪除 Layer
New Subclass.。
設(shè)定B/Bvia(setupViasDefine B/Bvia.。。)
Ripup etch:移動(dòng)時(shí)顯示飛線
Stretch etch:移動(dòng)時(shí)不顯示飛線
信號(hào)線的基本操作:
更改信號(hào)線的寬度(EditChangeFindClines)optionlinewidth
刪除信號(hào)線(EditDelete)
改變信號(hào)線的拐角(EditVertex)
刪除信號(hào)線的拐角(EditDelete Vertex)
23. 如何修改某個(gè)Shape或Polygon的網(wǎng)絡(luò)屬性以及邊界?
答:Shape-》Select Shape or void-》單擊選中該Shape-》在右邊Option欄Assign net name中將Dummy Net修改成自己想要的網(wǎng)絡(luò),當(dāng)鼠標(biāo)光標(biāo)停留在邊界時(shí)可以拖動(dòng)光標(biāo)修改邊界。
24. 如何只刪除某一層里的東西?
答:很簡(jiǎn)單,Display-》Color/Visibility-》單獨(dú)顯示要想刪除的那一層,OK后刪除即可。
25. 如何替換某個(gè)過(guò)孔?如何不在布線狀態(tài)下快速添加過(guò)孔?
答:Tools-》PadStack-》Replace,然后必須選上Single via replace mode,最后選上要想替換的過(guò)孔即可;利用copy來(lái)快速添加大量過(guò)孔即可。
26. 如何在allegro中取消Thermal relief花焊盤(pán)(十字焊盤(pán))
答:set up-》design parameter -》shape-》edit global dynamic shape parameters-》Thermal relief connects -》Thru pins ,Smd pins -》 full contact
27. 在等長(zhǎng)走線時(shí),如何更改target目標(biāo)線?
答:繞等長(zhǎng)有兩種:一種是設(shè)在一定范圍內(nèi)繞沒(méi)有基準(zhǔn),就是說(shuō)在一組BUS里必須繞到這個(gè)范圍內(nèi)才會(huì)變綠,這個(gè)我一般不用,因?yàn)锽US里少繞一根不到這個(gè)范圍就不會(huì)變綠。另一種就是設(shè)在一定范圍內(nèi)有基準(zhǔn)的,也許就是你表達(dá)的這種,ElectricalConstraint Set-->Net-->Routing-->Relative Propagation-->relative Delay-->Delta:Tolerance下你想設(shè)做基準(zhǔn)的Net,點(diǎn)鼠標(biāo)右鍵,在下拉菜單選擇set as target。
28. 如何分割電源層?
答:使用Anti Etch來(lái)分割平面
使用Add-》line命令,并且設(shè)置Active Class為Anti Etch,設(shè)置好線寬,并且在外框畫(huà)好RoutKeepin,然后在已經(jīng)建立Shape的平面上,畫(huà)出想要分隔的范圍,再用Edit-》Split Plane-》Create。
29. 畫(huà)了line型線,如何修改?
答:Edit-》Vertex(頂點(diǎn))命令來(lái)修改。
30. 通孔式焊盤(pán)做得比較大,且排列的較密集,怕連錫怎么辦?
答:焊盤(pán)間畫(huà)絲印做隔離。
31. allegro對(duì)齊的問(wèn)題
答:1.首先右鍵application mode切換到模式placement edit;
2.框選需要對(duì)齊的元件;
3.關(guān)鍵的一步,在你要對(duì)齊的基準(zhǔn)元件上右鍵,選擇align components;OK
4.allegro只能實(shí)現(xiàn)這個(gè)中心點(diǎn)對(duì)齊,至于更高級(jí)的要使用skill了
32. 修改了元器件封裝,如何更新到PCB?
答:Place-》Update Symbols-》Package Symbols-》找到該封裝-》點(diǎn)擊Refresh即可。
33. Allegro如何添加機(jī)械孔?
答:孔徑為NPTH(None Plated Through Hole),焊盤(pán)為NULL,THERMAL RELIEF和ANTI PAD需比孔徑大20MIL左右。然后把它當(dāng)做via來(lái)用就可以了,當(dāng)然也可以做成Symbol來(lái)添加。
34. 畫(huà)封裝時(shí)如何將元件參考點(diǎn)設(shè)在中間?
答:畫(huà)好封裝后,Setup-》designer parameters-》Move Orign即可。
35. 在Allegro中如何更改字體和大?。ńz印,位號(hào)等)
配置字體:
allegro 15.2:
setup-》text sizes
text blk:字體編號(hào)
photo width: 配置線寬
width,height:配置字體大小
改變字體大?。篹dit-》change,然后在右邊控制面板find tab里只選text(只改變字體)
然后在右邊控制面板options tab里line width添線的寬度和text block里選字體的大小。
最后選你準(zhǔn)備改變的TEXT。
框住要修改的所有TEXT可以批量修改
allegro 16.0: setup-》design-》parameter-》text-》setup text size
text blk:字體編號(hào)
photo width: 配置線寬
width,height:配置字體大小
改變字體大小:
edit-》change,然后在右邊控制面板find tab里只選text(只改變字體)
然后在右邊控制面板options tab里line width添線的寬度和text block里選字體的大小。
class-》ref des-》new sub class-》silkscreen_top
最后選你準(zhǔn)備改變的TEXT,框住要修改的所有TEXT可以批量修改,
注意:
如果修改頂層絲印要先關(guān)掉底部絲印層,silkscreen_bottom和display_bottom
--------------------------------------------------------------------
在建封裝的時(shí)候可以設(shè)定
36. Allegro靜態(tài)鋪銅時(shí),當(dāng)用Shape void Element來(lái)手動(dòng)避讓時(shí),有些區(qū)域明明很寬但老是進(jìn)不去以致導(dǎo)致出現(xiàn)孤島?
答:在用Shape Void Element命令時(shí),選中Shape,右鍵Parameter,Void Controls-》Creat Pin voids,將In-Line改為Individually即可。
37. 重疊元件,如何切換選中它們?
答:選中該最上面元件,按Tab逐層切換選中。
38. 畫(huà)封裝的時(shí)候,明明已經(jīng)在某些層上有定義,如Rout Keepout等,但是調(diào)用元件到板上卻老是找不到該層?
答:可能有兩個(gè)原因:1、PCB板上沒(méi)顯示該層;2、畫(huà)封裝的時(shí)候,如Top層定義成“Top_Cond”,但PCB上卻定義成“TOP”,所以顯示不出來(lái)。
39. 動(dòng)態(tài)鋪銅時(shí),Update to Smooth但還是存在Out of date shapes,什么原因?
答:可能存在一些dummy net 的shapes,可以通過(guò)在Report里運(yùn)行Shape dynamic state來(lái)找到這些shapes,又因?yàn)閐ummy net的shapes可能不會(huì)就這樣顯示出來(lái),可以stack-up里boundary那欄打開(kāi),用shape select來(lái)選中它來(lái)刪除。
40. Package Geometry 里的Silkscreen畫(huà)的是封裝的外框,Component Geometry里的Silkscreen是器件的編號(hào)文本如R1等。
41. Place_Bound_Top
Used to ensure you don’t place components on top of each without getting a DRC. This boundary normally defines the component area which may or may not include pins of surface mount devices. This boundary can also be assigned a component high to be verified at the board level and checked to the Package_Keepout_Top boundaries or any other special component clearances. If this boundary does not exist than it will be automatically created based on the Assembly_Top outline and the outer extents of the component pins. This boundary can only be defined at the symbol level (.dra)。
Dfa_Bound_Top
Used by the Real Time Design for Assembly (DFA) Analysis to check clearances between components driven by a Spreadsheet based matrix of components. This boundary normally or can be different then the traditional Place_Bound_Top boundary and it may include pins of surface mount devices. If this boundary does not exist than the DFA checks default to using the Place_Bound_Top boundary. This boundary can only be defined at the symbol level (.dra)。
Package_Keepout_Top
Used to ensure you don’t violate placement keepout areas or high restricted area in a design. This boundary can only be defined at the board level (.brd) and cannot be added to the symbol level (.dra) unless it is part of a Mechanical Symbol (.bsm)
42. allegro導(dǎo)出庫(kù)時(shí),no library dependencies選項(xiàng)有什么用?
答:選中該選項(xiàng),導(dǎo)出庫(kù)時(shí)會(huì)連同焊盤(pán)一起導(dǎo)出去。
43. Constraints manager里無(wú)法建立pin pair?
答:有可能是雖然已經(jīng)給電阻、電容等器件建立Espice模型了,但是IC的pin腳IO屬性沒(méi)定義??梢跃庉媝in腳的屬性,找到pinuse項(xiàng),在里面更改即可。
SI仿真時(shí),提示can’t open xx/xx/xx/cycle.msm是怎么回事?
答:肯定是.brd文件的路徑或文件名本身有空格。
SI仿真時(shí),提示“part with invalid parameter values exist in the topology”怎么解決?
答:可能是TL的velocity參數(shù)沒(méi)添加上。
Allegro布線時(shí),等長(zhǎng)走線很慢、很卡?
答:肯定是開(kāi)了constraints manager,關(guān)掉即可。
Orcad使用層次原理圖作圖時(shí),對(duì)于頂層原理圖中的block跟其所對(duì)應(yīng)的子原理圖中port修改后如何快速同步?
答:當(dāng)修改了原理圖中的port時(shí),回到頂層原理圖,找到其所對(duì)應(yīng)的block,右鍵選擇synchronize up(向上同步),即可將port更新到block。Synchronize down則剛好相反。
Constraints Manager里等長(zhǎng)布線時(shí),Relative Propagation Delay里沒(méi)有顯示走線長(zhǎng)度及誤差信息?
答:可以試試打開(kāi)Online DRC,并且Update DRC.
如何查看Packetage使用了哪幾個(gè)pad?
答:在allegro里找到Tools-》Q(chēng)uick Reports-》PadStack Usage Report,在里面搜索即可。
orcad/pspice安裝報(bào)runtime error r6034錯(cuò)誤或缺少.dll文件的解決方法
答: Microsoft Visual C++ Runtime library
Runtime Error!
Program :D:CadenceSPB_15.7toolscapturecapture.exe
R6034
An application has made an attempt to load the C runtime library incorrectly.
Please ccontact the application‘s support team for more information!
解決方法:
1.在“我的電腦”上右鍵,選擇屬性,然后選擇“高級(jí)”,再點(diǎn)擊進(jìn)入“環(huán)境變量”
2.在“系統(tǒng)變量”中找到“PATH”項(xiàng),我的PATH鍵值如下:
原來(lái)的:
E:MentorGraphics9.3PADSSDD_HOMEcommonwin32bin;E:MentorGraphics9.3PADSSDD_HOMEcommonwin32lib;%SystemRoot%system32;%SystemRoot%;%SystemRoot%System32Wbem;%QUARTUS_ROOTDIR%bin;e:MENTOR~1LICENS~1;%MGC_HOME%/bin;%MGC_HOME%/lib;%MGC_HOMEBS%bin;%MGC_HOMEBS%lib;%CDSROOT%toolsbin;%CDSROOT%toolslibutilbin;%CDSROOT%toolsfetbin;%CDSROOT%toolspcbbin;%CDSROOT%toolsspecctrabin;%CDSROOT%toolsPSpice;%CDSROOT%toolsPSpiceLibrary;%CDSROOT%toolsCapture;%CDSROOT%OpenAccessbinwin32opt
修改后的:
%CDSROOT%toolsbin;%CDSROOT%toolslibutilbin;%CDSROOT%toolsfetbin;%CDSROOT%toolspcbbin;%CDSROOT%toolsspecctrabin;%CDSROOT%toolsPSpice;%CDSROOT%toolsPSpiceLibrary;%CDSROOT%toolsCapture;%CDSROOT%OpenAccessbinwin32opt;E:MentorGraphics9.3PADSSDD_HOMEcommonwin32bin;E:MentorGraphics9.3PADSSDD_HOMEcommonwin32lib;%SystemRoot%system32;%SystemRoot%;%SystemRoot%System32Wbem;%QUARTUS_ROOTDIR%bin;e:MENTOR~1LICENS~1;%MGC_HOME%/bin;%MGC_HOME%/lib;%MGC_HOMEBS%bin;%MGC_HOMEBS%lib
也就是把所有cadence的變量全部放到前面就行了。
orCAD里面怎樣批量修改器件的屬性?
答:在project頁(yè)面里選中”xxx.dsn”,右鍵選擇Edit Object Properties,進(jìn)去后再右鍵選擇pivot可切換列表布局。
LP Wizard做PCB庫(kù)的時(shí)候?yàn)槭裁醋龀鰜?lái)的庫(kù)沒(méi)有焊盤(pán)的?
答:肯定是沒(méi)設(shè)置allegro里Pad的路徑了,導(dǎo)致LP Wizard用skill調(diào)用allegro時(shí)找不到焊盤(pán)。
做PCB庫(kù)時(shí),一般需要在哪些層做處理?
答:無(wú)電氣層外框 (Packetage Geometry-》Place_Bound_Top)
器件高度 (Setup-》Areas-》Package Height)
裝配層外框 (Packetage Geometry-》Assembly_top)
元件絲印層外框 (Packetage Geometry-》Silkscreen_top)
參考編號(hào)在絲印層(Ref Des-》Silkscreen_top)和裝配層(Ref Des-》Assembly_top)
元器件類(lèi)型 (Device Type-》Assembly_Top)可選
做PCB庫(kù)時(shí),如果修改了焊盤(pán),那怎樣將封裝庫(kù)里焊盤(pán)更新到最新狀態(tài)?
答:打開(kāi).dra,Tools-》Padstack-》Refresh即可。
快速切換act層跟alt層?
答:在env里設(shè)置快捷鍵添加以下文本即可用F2鍵快速切換了。
alias F2 pop swap
用Allegro SI仿真的時(shí)候,DDR3跑的是800MHz,所以我CLK設(shè)的是400MHz,您所在Stimulus Edit中的Switch At選BOTH,這樣跑出來(lái)的才是正確的。打開(kāi)switch at的方法是:在Stimulus State欄中選Custom選項(xiàng),Stimulus Type里面選擇SYNC,在下面的Stimulus Editing欄就可以看到Switch At選項(xiàng)。
當(dāng)使用層次式設(shè)計(jì)時(shí),導(dǎo)出物料清單要選中use occurrences(preferred) ,而不是use instances(使用當(dāng)前屬性)。否則可能出現(xiàn)器件編號(hào)不對(duì)的狀況。
當(dāng)back annotation反標(biāo)失敗的時(shí)候,可再重新對(duì)整個(gè)design來(lái)一次annotation,甚至是先復(fù)位所有編號(hào),再無(wú)條件編號(hào),平鋪式選instances跟occurrences沒(méi)關(guān)系,層次式必須選擇occurrences。然后brd導(dǎo)出logic,orcad再反標(biāo)一次即可。
鋪靜態(tài)銅完成后最好fix下,否則split planes時(shí)可能會(huì)導(dǎo)致之前的覆銅丟失。
Allegro老是提示dynamic shapes里有out of date shapes怎么辦?
答:肯定是用畫(huà)anti etch線的方法分割電源層,但分割得太碎,導(dǎo)致一些外面的dummy net的shapes被自動(dòng)刪掉而留下一些boundaries,沒(méi)分割一次,boundary就增多,所以可以看到out of date shapes會(huì)增多。這時(shí)單純刪除shape是不行的,要在color/visibility里將bound.這一欄顯示才行。
不小心將所有覆銅刪掉后,導(dǎo)致之前打的接到低上的過(guò)孔全都變成dummy net了,有沒(méi)有辦法可以批量修改這些過(guò)孔的網(wǎng)絡(luò)接到地呢?
答:先鋪上GND屬性的dynamic copper;
選中所有過(guò)孔,然后移動(dòng)到板外面,不要選中rip up,最好用ix 命令,方便待會(huì)兒移回到原來(lái)的位置;
然后再用ix命令移回到原來(lái)的位置,此時(shí)剛才的無(wú)網(wǎng)絡(luò)連接屬性的過(guò)孔將會(huì)自動(dòng)打上網(wǎng)絡(luò)屬性。
44. SI仿真時(shí),提示can’t open xx/xx/xx/cycle.msm是怎么回事?
答:肯定是.brd文件的路徑或文件名本身有空格。
45. SI仿真時(shí),提示“part with invalid parameter values exist in the topology”怎么解決?
答:可能是TL的velocity參數(shù)沒(méi)添加上。
46. Allegro布線時(shí),等長(zhǎng)走線很慢、很卡?
答:肯定是開(kāi)了constraints manager,關(guān)掉即可。
47. Orcad使用層次原理圖作圖時(shí),對(duì)于頂層原理圖中的block跟其所對(duì)應(yīng)的子原理圖中port修改后如何快速同步?
答:當(dāng)修改了原理圖中的port時(shí),回到頂層原理圖,找到其所對(duì)應(yīng)的block,右鍵選擇synchronize up(向上同步),即可將port更新到block。Synchronize down則剛好相反。
評(píng)論
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