3D集成電路如何實現(xiàn)

　　早期IEEE院士Saraswat、Rief和Meindl預(yù)測，“芯片互連恐怕會使半導(dǎo)體工業(yè)的歷史發(fā)展減速或者止步……”，首次提出應(yīng)該探索電路的3D集成技術(shù)。

　　2007年9月，半導(dǎo)體工業(yè)協(xié)會(SIA)宣稱：“在未來大約10-15年內(nèi)，縮小晶體管尺寸的能力將受到物理極限的限制”，因此3D集成的需求變得更加明顯。全新的器件結(jié)構(gòu)，比如碳納米管、自旋電子或者分子開關(guān)等，在10-15年內(nèi)還不能準(zhǔn)備好。5新型組裝方法，如3D集成技術(shù)再次被提了出來。

　　存儲器速度滯后問題是3D集成的另一個推動因素，眾所周知，相對于處理器速度，存儲器存取速度的發(fā)展較慢，導(dǎo)致處理器在等待存儲器獲取數(shù)據(jù)的過程中被拖延。在多核處理器中，這一問題更加嚴(yán)重，可能需要將存儲器與處理器直接鍵合在一起。

　　3D IC集成技術(shù)的拯救

　　2005年2月，當(dāng)《ICs Going Vertical》發(fā)表時，幾乎沒有讀者認(rèn)識到發(fā)生在3D IC集成中的技術(shù)進(jìn)步，他們認(rèn)為該技術(shù)只是疊層和引線鍵合，是一種后端封裝技術(shù)。

　　今天，3D集成被定義為一種系統(tǒng)級集成結(jié)構(gòu)，在這一結(jié)構(gòu)中，多層平面器件被堆疊起來，并經(jīng)由穿透硅通孔(TSV)在Z方向連接起來(圖1)。

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　　為制造這樣的疊層結(jié)構(gòu)，已經(jīng)開發(fā)了很多工藝，下面所列的正是其中的關(guān)鍵技術(shù)：

　　■ TSV制作：Z軸互連是穿透襯底(硅或者其他半導(dǎo)體材料)而且相互電隔離的連接，TSV的尺寸取決于在單層上需要的數(shù)據(jù)獲取帶寬;

　　■層減薄技術(shù)：初步應(yīng)用需減薄到大約75~50μm，而在將來需減薄到約25~1μm;

　　■ 對準(zhǔn)和鍵合技術(shù)：或者芯片與晶圓(D2W)之間，或者晶圓與晶圓(W2W)之間。

　　通過插入TSV、減薄和鍵合，3D IC集成可以省去很大一部分封裝和互連工藝。然而，目前還未完全明確，這些在整個制造工藝中需要集成在什么位置。似乎對于TSV工藝，可以在IC制造和減薄過程中，經(jīng)由IDM或晶圓廠獲得，而鍵合可以由IDM實現(xiàn)，也可以在封裝操作中由外部的半導(dǎo)體組裝和測試提供商(OSATS)實現(xiàn)，但這有可能在技術(shù)成熟時發(fā)生變化。

　　在將來很有可能發(fā)生的是，3D IC集成技術(shù)會從IC制造與封裝之間的發(fā)展路線發(fā)生交疊時開始。

　　3D工藝選擇

　　TSV可以在IC制造過程中制作(先制作通孔，via first)，也可以在IC制造完成之后制作(后制作通孔，via last)。在前一種情況下，前道互連(FEOL)型TSV是在IC布線工藝開始之前制作的，而后道互連(BEOL)型TSV則是在金屬布線工藝過程中在IC制造廠中實現(xiàn)的。

　　FEOL型通孔是在所有CMOS工藝開始之前在空白的硅晶圓上制造實現(xiàn)的(圖2)。使用的導(dǎo)電材料必須可以承受后續(xù)工藝的熱沖擊(通常高于1000℃)，因而只能選用多晶硅材料。在BEOL過程中制造的TSV可以使用金屬鎢或銅，而且在通常情況下，制作流程處于整個集成電路工藝的早期，以保證TSV不會占據(jù)寶貴的互連布線資源。在FEOL和BEOL兩種情況下，TSV都必須設(shè)計進(jìn)IC布線之中。

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　　TSV也可以在CMOS器件制造完成之后制作。在鍵合工藝之前完成，或者在鍵合工藝之后完成。由于CMOS器件已經(jīng)制作完成，因此在通孔形成時晶圓不需要再經(jīng)受高溫處理，所以可以使用銅導(dǎo)電材料。很明顯，制作這些通孔的空白區(qū)域需要在設(shè)計芯片時就予以考慮。

　　如果可以選擇，無論是FEOL還是BEOL方案，只要是在晶圓代工廠制作TSV，都是相對簡單的選擇。BEOL互連層是一個擁有不同介質(zhì)和金屬層的復(fù)雜混合體?？涛g穿透這些層很困難，而且是由不同產(chǎn)品具體決定的。在完整的IC制造之后通過刻蝕穿透BEOL層來制作TSV會阻礙布線通道，增加布線復(fù)雜性并增加芯片尺寸，可能會需要一個額外的布線層。既然諸如TSMC(中國***省臺北)和特許(新加坡)等晶圓廠已宣稱他們有意向量產(chǎn)化TSV制造，那么在IC制造工藝中制作通孔將成為一個更切實可行的選擇。