高速圖像處理系統(tǒng)中DDR2-SDRAM接口的設(shè)計(jì)

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　　文中在介紹DDR2的工作原理的基礎(chǔ)上，給出了一個(gè)用VHDL語(yǔ)言設(shè)計(jì)的DDR2 SDRAM控制器的方法，并且提出了一種在高速圖像處理系統(tǒng)中DDR2 SDRAM的應(yīng)用方案，同時(shí)在Virtex-5系列的FPGA上得到了實(shí)現(xiàn)。

　　1 DDR2-SDRAM控制器的操作原理與設(shè)計(jì)

　　1.1 DDR2-SDRAM的操作原理

　　?DDR2 SDRAM是運(yùn)用DDR結(jié)構(gòu)來(lái)達(dá)到高速操作。本文采用的DDR2-SDRAM是Micron的MT4H3264HY-53ED3。這款DDR2的存儲(chǔ)空間為256 MB，由4片容量為512 Mb的內(nèi)存芯片構(gòu)成。每個(gè)芯片的數(shù)據(jù)位寬為16 b，有4 bank，13條行地址線，10條列地址線，因此每個(gè)內(nèi)存芯片容量為8 192×
1 024×4×16 b，即512 Mb。4片組成起來(lái)就構(gòu)成了MT4H3264HY-53ED3的64 b位寬。
??? DDR2 SDRAM的操作主要通過(guò)以下控制信號(hào)給出：行地址選擇信號(hào)()，列地址選擇信號(hào)()，寫(xiě)使能信號(hào)()，時(shí)針使能信號(hào)(CKE)，片選擇信號(hào)()。各種指令不同的組合方式完成不同的功能。表1為各種指令完成的組合方式。

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　　1.1.1 Load Mode指令

　　用來(lái)配置DDR2內(nèi)存的模式寄存器，包括一個(gè)主模式寄存器及3個(gè)擴(kuò)展模式寄存器，它們被用來(lái)設(shè)定內(nèi)存的工作方式，包括突發(fā)長(zhǎng)度的選擇、突發(fā)的類(lèi)型、CAS延遲、CAS附加延遲、DLL使能、ODT設(shè)置、OCD設(shè)置以及DQS設(shè)置等。

　　1.1.2 Precharge指令

　　預(yù)充電指令是用來(lái)重新激活bank中已經(jīng)打開(kāi)的行。在預(yù)充電指令發(fā)出后，當(dāng)前bank必須等待一個(gè)特定的時(shí)間(tRP)后才可以再次激活。

　　1.1.3 自動(dòng)刷新指令

　　DDR2 SDRAM內(nèi)存需要每7.8μs刷新一次。自動(dòng)刷新不需要外部提供行地址信息，DDR2 SDRAM內(nèi)部有一個(gè)行地址生成器(也稱(chēng)刷新計(jì)數(shù)器)用來(lái)自動(dòng)的依次生成行地址。由于刷新是針對(duì)一行中所有的存儲(chǔ)體進(jìn)行，所以無(wú)需列地址。在進(jìn)入自動(dòng)刷新模式前，所有的bank必須都處于預(yù)充電狀態(tài)，自動(dòng)刷新指令在預(yù)充電指令后延遲tRP才能給出。

　　1.1.4 Active指令

　　Active用來(lái)激活bank中的某一行。在對(duì)DDR2內(nèi)存進(jìn)行讀/寫(xiě)之前，都必須執(zhí)行該指令把bank中的某一行激活。激活命令到讀/寫(xiě)命令之間的最小延遲由AL決定，當(dāng)AL為0時(shí)，最小延遲由tRCD(RAS to CAS delay)決定。當(dāng)AL不為0時(shí)，激活命令到讀/寫(xiě)命令之間的最小延遲就可以不受tRCD限制，讀/寫(xiě)命令可以提前，但其實(shí)最后數(shù)據(jù)的讀/寫(xiě)并不提前，這樣可以提高總線的利用率。

　　需要注意的是，當(dāng)要激活同一bank中不同的行時(shí)，必須先對(duì)原來(lái)激活的行進(jìn)行預(yù)充電，才能激活新的行。同一bank中連續(xù)的active命令之間的間隔必須受tRC(RAS cycle time)的控制。

　　1.1.5 Read指令

　　讀指令是用來(lái)對(duì)DDR2內(nèi)存進(jìn)行讀操作，并對(duì)突發(fā)讀進(jìn)行初始化。其中BA0和BA1給出bank地址，A0～A1給出起始列地址。突發(fā)讀結(jié)束后，激活的行在預(yù)充之前繼續(xù)保持有效，直到該行被預(yù)充電。從列選擇到數(shù)據(jù)輸出的延遲為CAS延遲(CL)，整個(gè)讀延遲等于AL+CL。讀操作時(shí)由內(nèi)存給出一個(gè)與數(shù)據(jù)同步的數(shù)據(jù)濾波信號(hào)DQS，它的邊沿與讀取的數(shù)據(jù)邊沿對(duì)齊。

　　1.1.6 Write指令

　　Write指令用來(lái)控制DDR2內(nèi)存進(jìn)行寫(xiě)操作，并給出burst寫(xiě)的起始地址。其中BA0和BA1給出bank地址，A0～A1給出起始列地址。整個(gè)寫(xiě)延遲為讀延遲減去一個(gè)時(shí)鐘周期，即寫(xiě)延遲等于AL+CL-1。寫(xiě)操作時(shí)，控制器同樣給出一個(gè)與數(shù)據(jù)同步的數(shù)據(jù)濾波信號(hào)DQS，它的邊沿與寫(xiě)數(shù)據(jù)的中間對(duì)齊。

　　1.1.7 Idle指令

　　用來(lái)使DDR2內(nèi)存處于空閑無(wú)操作狀態(tài)。