SRAM,SRAM原理是什么?

SRAM,SRAM原理是什么?

靜態(tài)隨機存取存儲器SRAM。

SRAM主要用于二級高速緩存(Level2 C ache)。它利用晶體管來存儲數(shù)據(jù)。與DRAM相比，SRAM的速度快，但在相同面積中SRAM的容量要比其他類型的內(nèi)存小。

SRAM的速度快但昂貴，一般用小容量的SRAM作為更高速CPU和較低速DRAM 之間的緩存（cache）.SRAM也有許多種，如AsyncSRAM (Asynchronous SRAM,異步SRAM)、Sync SRAM (Synchronous SRAM,同步SRAM)、PBSRAM (Pipelined Burst SRAM, 流水式突發(fā)SRAM)，還有INTEL沒有公布細節(jié)的CSRAM等。

基本的SRAM的架構(gòu)如圖1所示，SRAM一般可分為五大部分:存儲單元陣列(core cells array)，行/列地址譯碼器(decode)，靈敏放大器(Sense Amplifier)，控制電路(control circuit)，緩沖/驅(qū)動電路(FFIO)。 SRAM是靜態(tài)存儲方式，以雙穩(wěn)態(tài)電路作為存儲單元，SRAM不象DRAM一樣需要不斷刷新，而且工作速度較快，但由于存儲單元器件較多，集成度不太高，功耗也較大。

SRAM的工作原理：

假設(shè)準備往圖2的6T存儲單元寫入“1”，先將某一組地址值輸入到行、列譯碼器中，選中特定的單元，然后使寫使能信號WE有效，將要寫入的數(shù)據(jù)“1”通過寫入電路變成“1”和“0”后分別加到選中單元的兩條位線BL,BLB上，此時選中單元的WL=1，晶體管N0,N5打開，把BL,BLB上的信號分別送到Q,QB點，從而使Q=1，QB=0，這樣數(shù)據(jù)“1”就被鎖存在晶體管P2,P3,N3,N4構(gòu)成的鎖存器中。寫入數(shù)據(jù)“0”的過程類似。

SRAM的讀過程以讀“1”為例，通過譯碼器選中某列位線對BL,BLB進行預充電到電源電壓VDD，預充電結(jié)束后，再通過行譯碼器選中某行，則某一存儲單元被選中，由于其中存放的是“1”，則WL＝1、Q=1、QB=0。晶體管N4、N5導通，有電流經(jīng)N4、N5到地，從而使BLB電位下降，BL、BLB間電位產(chǎn)生電壓差，當電壓差達到一定值后打開靈敏度放大器，對電壓進行放大，再送到輸出電路，讀出數(shù)據(jù)。

SRAM

背景知識：

RAM (Random Access Memory隨機存貯器)是指通過指令可以隨機地、個別地對每個存儲單元進行訪問、訪問所需時間基本固定、且與存儲單元地址無關(guān)的可以讀寫的存儲器。幾乎所有的計算機系統(tǒng)和智能電子產(chǎn)品中，都是采用RAM作為主存。

在系統(tǒng)內(nèi)部，RAM是僅次于CPU的最重要的器件之一。它們之間的關(guān)系，就如人的大腦中思維與記憶的關(guān)系一樣，實際上是密不可分的。但在計算機內(nèi)部，它們卻是完全獨立的器件，沿著各自的道路向前發(fā)展。第一代個人電腦的CPU8088時鐘頻率還不到IOMHZ，而現(xiàn)在高檔的Pentium Pro CPU的時鐘頻率已達到2GHz甚至更高。在CPU和RAM之間有一條高速數(shù)據(jù)通道，CPU所要處理的數(shù)據(jù)和指令必須先放到RAM中等待.而CPU也把大部分正在處理的中間數(shù)據(jù)暫時放置在RAM中，這就要求RAM和CPU之間的速度保持匹配。

然而遺憾的是，這些年來，雖然半導體設(shè)計制造工藝越來越先進，單個芯片內(nèi)部能集成的存貯單元越來越多，但是R人M的絕對存取速度并沒有明顯地提高。

基本原理：

SRAM ( Static RAM)，即靜態(tài)RAM.它也由晶體管組成。接通代表1，斷開表示0，并且狀態(tài)會保持到接收了一個改變信號為止。這些晶體管不需要刷新，但停機或斷電時，它們同DRAM一樣，會丟掉信息。SRAM的速度非?？?，通常能以20ns或更快的速度工作。一個DRAM存儲單元僅需一個晶體管和一個小電容.而每個SRAM單元需要四到六個晶體管和其他零件。所以，除了價格較貴外，SRAM芯片在外形上也較大，與DRAM相比要占用更多的空間。由于外形和電氣上的差別，SRAM和DRAM是不能互換的。

SRAM的高速和靜態(tài)特性使它們通常被用來作為Cache存儲器。計算機的主板上都有Cache插座。

下圖所示的是一個SRAM的結(jié)構(gòu)框圖。

由上圖看出SRAM一般由五大部分組成，即存儲單元陣列、地址譯碼器(包括行譯碼器和列譯碼器)、靈敏放火器、控制電路和緩沖/驅(qū)動電路。在圖中，A0-Am-1為地址輸入端，CSB. WEB和OEB為控制端，控制讀寫操作，為低電平有效，1100-11ON-1為數(shù)據(jù)輸入輸出端。存儲陣列中的每個存儲單元都與其它單元在行和列上共享電學連接，其中水平方向的連線稱為“字線”，而垂直方向的數(shù)據(jù)流入和流出存儲單元的連線稱為“位線”。通過輸入的地址可選擇特定的字線和位線，字線和位線的交叉處就是被選中的存儲單元，每一個存儲單元都是按這種方法被唯一選中，然后再對其進行讀寫操作。有的存儲器設(shè)計成多位數(shù)據(jù)如4位或8位等同時輸入和輸出，這樣的話，就會同時有4個或8個存儲單元按上述方法被選中進行讀寫操作。

在SRAM 中，排成矩陣形式的存儲單元陣列的周圍是譯碼器和與外部信號的接口電路。存儲單元陣列通常采用正方形或矩陣的形式，以減少整個芯片面積并有利于數(shù)據(jù)的存取。以一個存儲容量為4K位的SRAM為例，共需12條地址線來保證每一個存儲單元都能被選中(212 =-4096)。如果存儲單元陣列被排列成只包含一列的長條形，則需要一個12/4K位的譯碼器，但如果排列成包含64行和64列的正方形，這時則只需一個6/64位的行譯碼器和一個6/64位的列譯碼器，行、列譯碼器可分別排列在存儲單元陣列的兩邊，64行和64列共有4096個交叉點，每一個點就對應(yīng)一個存儲位。因此，將存儲單元排列成正方形比排列成一列的長條形要大大地減少整個芯片地面積。存儲單元排列成長條形除了形狀奇異和面積大以外，還有一個缺點，那就是排在列的上部的存儲單元與數(shù)據(jù)輸入/輸出端的連線就會變得很長，特別是對于容量比較大得存儲器來說，情況就更為嚴重，而連線的延遲至少是與它的長度成線性關(guān)系，連線越長，線上的延遲就越大，所以就會導致讀寫速度的降低和不同存儲單元連線延遲的不一致性，這些都是在設(shè)計中需要避免的。