IMEC發(fā)布低至1nm及以上的邏輯器件路線圖

　　11月30日消息 摩爾定律還沒有結(jié)束。日媒報(bào)道，由于新型冠狀病毒的傳播，近期日本ITF于11月18日在日本東京舉行了網(wǎng)上發(fā)布會(huì)。

　　IMEC公司首席執(zhí)行官兼總裁Luc Van den hove首先發(fā)表了主題演講，介紹了公司研究概況，他強(qiáng)調(diào)通過與ASML公司緊密合作，將下一代高分辨率EUV光刻技術(shù)——高NA EUV光刻技術(shù)商業(yè)化。IMEC公司強(qiáng)調(diào)，將繼續(xù)把工藝規(guī)?？s小到1nm及以下。

　　包括日本在內(nèi)的許多半導(dǎo)體公司相繼退出了工藝小型化，聲稱摩爾定律已經(jīng)走到了盡頭，或者說成本太高，無利可圖。

　　獲悉，在日本眾多光刻工具廠商紛紛退出EUV光刻開發(fā)階段的同時(shí)，半導(dǎo)體研究機(jī)構(gòu)IMEC和ASML一直在合作開發(fā)EUV光刻技術(shù)，而EUV光刻技術(shù)對(duì)于超細(xì)鱗片來說至關(guān)重要。

　　IMEC發(fā)布低至1nm及以上的邏輯器件路線圖

　　在ITF Japan 2020上，IMEC提出了3nm、2nm、1.5nm以及1nm以下的邏輯器件小型化路線圖。

　　▲IMEC的邏輯器件小型化路線圖

　　上行技術(shù)節(jié)點(diǎn)名稱下標(biāo)注的PP為多晶硅互連線的節(jié)距（nm），MP為精細(xì)金屬的布線節(jié)距（nm）。需要注意的是，過去的技術(shù)節(jié)點(diǎn)指的是最小加工尺寸或柵極長(zhǎng)度，現(xiàn)在只是“標(biāo)簽”，并不指某一位置的物理長(zhǎng)度。

　　這里介紹的結(jié)構(gòu)和材料，如BPR、CFET和使用二維材料的通道等，已經(jīng)單獨(dú)發(fā)表。

　　EUV的高NA對(duì)進(jìn)一步小型化至關(guān)重要

　　據(jù)臺(tái)積電和三星電子介紹，從7nm工藝開始，部分工藝已經(jīng)推出了NA=0.33的EUV光刻設(shè)備，5nm工藝也實(shí)現(xiàn)了頻率的提高，但對(duì)于2nm以后的超精細(xì)工藝，需要實(shí)現(xiàn)更高的分辨率和更高的光刻設(shè)備NA（NA=0.55）。

　　▲符合邏輯器件工藝小型化的EUV光刻系統(tǒng)技術(shù)路線圖

　　據(jù)IMEC介紹，ASML已經(jīng)完成了作為NXE:5000系列的高NA EUV曝光系統(tǒng)的基本設(shè)計(jì)，但商業(yè)化計(jì)劃在2022年左右。這套下一代系統(tǒng)將因其巨大的光學(xué)系統(tǒng)而變得非常高大，很有可能頂在傳統(tǒng)潔凈室的天花板下。

　　▲當(dāng)前EUV光刻系統(tǒng)（NA=0.33）（正面）與下一代高NA EUV光刻系統(tǒng)（NA=0.55）（背面）的尺寸比較。

　　ASML過去一直與IMEC緊密合作開發(fā)光刻技術(shù)，但為了開發(fā)使用高NA EUV光刻工具的光刻工藝，在IMEC的園區(qū)里成立了新的“IMEC-ASML高NA EUV實(shí)驗(yàn)室”，以促進(jìn)共同開發(fā)和開發(fā)使用高NA EUV光刻工具的光刻工藝。該公司還計(jì)劃與材料供應(yīng)商合作開發(fā)掩模和抗蝕劑。

　　Van den hove最后表示：“邏輯器件工藝小型化的目的是降低功耗、提高性能、減少面積、降低成本，也就是通常所說的PPAC。除了這四個(gè)目標(biāo)外，隨著小型化向3nm、2nm、1.5nm，甚至超越1nm，達(dá)到亞1nm，我們將努力實(shí)現(xiàn)環(huán)境友好、適合可持續(xù)發(fā)展社會(huì)的微處理器?！彼硎荆瑢⒗^續(xù)致力于工藝小型化，表現(xiàn)出了極大的熱情。
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