淺談下一代***工藝相關(guān)的突破性解決方案

極紫外光刻 (EUVL) 于 2019 年進(jìn)入高級(jí)邏輯代工廠的大批量生產(chǎn)；動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM) 公司也對(duì)采用 EUVL 越來(lái)越感興趣，這要?dú)w功于 ASML 非凡的奉獻(xiàn)精神和承諾，他將技術(shù)的極限推到了遠(yuǎn)遠(yuǎn)超出許多人認(rèn)為可能的范圍。

正如大家所熟知，***下一個(gè)發(fā)展方向是引入High NA (0.55NA) EUVL，以實(shí)現(xiàn)低至 8nm 的半間距成像（half-pitch imaging）。

為了支持引入High NA EUVL，imec 和ASML 正在建立一個(gè)High NA EUV 實(shí)驗(yàn)室，以滿足High NA 芯片制造商的早期開發(fā)需求。與此同時(shí)，我們正在與更廣泛的圖案化設(shè)備和材料供應(yīng)商生態(tài)系統(tǒng)合作，以便能夠訪問(wèn) High NA 實(shí)驗(yàn)室并準(zhǔn)備 EUV 抗蝕劑材料、底層、干法蝕刻、光掩模、分辨率增強(qiáng)技術(shù) (RET) 和計(jì)量技術(shù)?！?/p>

在imec看來(lái)，當(dāng)前的首要任務(wù)是確保High NA 工具的可用性。ASML 和蔡司在集成所有模塊和光學(xué)元件方面取得了顯著進(jìn)展。盡管已經(jīng)為引入低 NA EUV 開發(fā)了許多與工藝相關(guān)的突破性解決方案，但仍需要進(jìn)一步發(fā)展以有效引入High NA EUV。

除了High NA 工具之外，EUV 光刻膠開發(fā)仍然是 imec 與其生態(tài)系統(tǒng)合作伙伴的首要任務(wù)之一。High NA EUVL 的出現(xiàn)將進(jìn)一步提高分辨率并減小特征尺寸，同時(shí)降低焦深。這當(dāng)然會(huì)導(dǎo)致薄膜（film）厚度縮小，這需要實(shí)施新的光刻膠和underlayers，以優(yōu)化蝕刻過(guò)程中的 EUV 吸收和圖案轉(zhuǎn)移。

此外，imec認(rèn)為還需要推動(dòng)隨機(jī)粗糙度（stochastic roughness）的持續(xù)改進(jìn)，在極端情況下，甚至是 EUV 圖案光刻膠的失敗（patterned resists）——這是我們幾年前發(fā)現(xiàn)的一種現(xiàn)象。過(guò)去，光刻膠圖案化性能通過(guò)分辨率、線邊緣粗糙度 (LER) 或局部 CD 均勻性 (LCDU) 和靈敏度（也稱為 RLS 參數(shù)）來(lái)表示。今天，考慮到隨機(jī)因素的重要性，圖案化性能已經(jīng)在早期開發(fā)階段通過(guò)第四個(gè)參數(shù)（失敗）進(jìn)行評(píng)估，該參數(shù)反映了受隨機(jī)因素限制的工藝窗口尺寸。imec相信存，在減輕隨機(jī)失敗的解決方案由光刻膠系統(tǒng)誘導(dǎo)并擴(kuò)大工藝窗口，同時(shí)降低劑量，他們打算與其合作伙伴一起在 High NA 實(shí)驗(yàn)室展示這些新技術(shù)。

特征尺寸和光刻膠厚度的減小也會(huì)影響計(jì)量。除了打印性能外，尺寸的急劇收縮還有可能對(duì)準(zhǔn)確度和精密度產(chǎn)生負(fù)面影響，從而影響計(jì)量和檢測(cè)性能。

同時(shí)，為了解決由傳統(tǒng)的多組分混合光刻膠系統(tǒng)引起的化學(xué)隨機(jī)性（即散粒噪聲以外的隨機(jī)性）帶來(lái)的擔(dān)憂，imec正在開發(fā)新型材料。例子是含金屬的光刻膠或單組分光刻膠。Imec 繼續(xù)幫助材料供應(yīng)商開發(fā)新概念并評(píng)估污染風(fēng)險(xiǎn)和流程集成挑戰(zhàn)等關(guān)鍵問(wèn)題。

新型High NA EUV 抗蝕劑系統(tǒng)不能在孤立的孤島中開發(fā)：需要與工程底層、新型硬掩模和高選擇性蝕刻工藝共同優(yōu)化以獲得最佳性能。為了應(yīng)對(duì)這一挑戰(zhàn)，imec 最近開發(fā)了一個(gè)新的工具箱來(lái)匹配抗蝕劑和底層的屬性。通過(guò)進(jìn)行材料篩選、表面能匹配研究、材料物理表征和界面工程，旋涂或沉積底層薄膜可以與光刻膠一起開發(fā)，以實(shí)現(xiàn)具有優(yōu)化的 LER、靈敏度和缺陷率的 EUV 圖案縮放。

此外，為了加速材料開發(fā)，imec建立了一個(gè)圖案化材料表征基礎(chǔ)設(shè)施，他們稱之為Attolab作為工具箱，以進(jìn)一步了解光刻膠和underlayers在 EUV 曝光下的行為。今天，薄膜和疊層的吸收系數(shù)和層分辨結(jié)構(gòu)特性可以通過(guò)輻射測(cè)量和反射測(cè)量進(jìn)行研究，這些技術(shù)可供 Attolab 的合作伙伴使用。

為了支持下一代光刻，imec 正在探索以下技術(shù)。

一方面，光掩膜的開發(fā)正在進(jìn)行幾項(xiàng)新的發(fā)展。如為了滿足降低 EUV 曝光劑量的要求，具有低 n 吸收劑的掩模正在被大量研究，因?yàn)樗鼈冊(cè)诘推毓鈩┝肯聞?chuàng)建具有高對(duì)比度（或 NILS）的空氣強(qiáng)度分布。

imec還關(guān)注晶圓隨機(jī)性和掩模 3D 效應(yīng)（即與掩模 3D 形貌相關(guān)的空間圖像失真）。晶圓級(jí)的隨機(jī)故障有很多來(lái)源，掩?？勺冃跃褪瞧渲兄?。為了解決這個(gè)問(wèn)題，imec研究了哪些類型的掩?？勺冃裕òú煌拇植诙龋└菀自诰A級(jí)增加隨機(jī)性，目的是提出更新的掩模和blank規(guī)格。

此外，High NA EUVL ***將使用變形鏡頭，在 x 和 y 方向提供不相等的放大倍數(shù)。這種變形意味著在晶圓級(jí)進(jìn)行場(chǎng)拼接，以實(shí)現(xiàn)與其他傳統(tǒng)光學(xué)光刻相同的晶圓場(chǎng)尺寸。晶圓場(chǎng)拼接在掩模級(jí)更加重視掩模場(chǎng)邊緣的質(zhì)量和可能的緩解方案。

由于深入了解掩模與 EUV 照明的相互作用變得越來(lái)越重要， imec匯集了完整的掩模研發(fā)生態(tài)系統(tǒng)。并與其掩模和blank供應(yīng)商一起，在 imec-ASML high NA EUV 實(shí)驗(yàn)室和通過(guò)建模支持掩模創(chuàng)新（如新型吸收器）的工業(yè)化并探索掩模復(fù)雜性（如可變性或縫合）。

在imec看來(lái)，這些問(wèn)題都不是引入High NA EUVL 的根本障礙。然而，為了順利、及時(shí)和經(jīng)濟(jì)高效地引入具有最高性能的High NA EUV，主動(dòng)應(yīng)對(duì)這些挑戰(zhàn)并為生態(tài)系統(tǒng)的主要參與者提供有效的協(xié)作平臺(tái)至關(guān)重要。imec 和 ASML 圍繞第一臺(tái)High NA ***建立這個(gè) High NA EUV 實(shí)驗(yàn)室的主要?jiǎng)訖C(jī)是促進(jìn) High NA EUV 光刻技術(shù)的盡可能快的行業(yè)引入和提升。

那么，在未來(lái)兩到五年內(nèi)，還有哪些其他發(fā)展會(huì)影響圖案化領(lǐng)域？

在imec看來(lái)，除了 EUVL 的創(chuàng)新之外，越來(lái)越多地使用三維的邏輯和存儲(chǔ)器新設(shè)備概念的興起也帶來(lái)了獨(dú)特的圖案化機(jī)會(huì)。

互補(bǔ) FET (CFET) 是超越環(huán)柵 (GAA) 納米片的未來(lái)器件架構(gòu)，它利用了將一個(gè) FET 通道堆疊在另一個(gè) FET 器件之上的概念。器件制造需要高縱橫比圖案化步驟來(lái)實(shí)現(xiàn)有源部分、柵極、源極/漏極凹槽以及中間線 M0A 接觸形成。此外，大量的材料凹陷例如金屬或電介質(zhì)將是勢(shì)在必行的。包括自下而上沉積或區(qū)域選擇性沉積 (ASD) 在內(nèi)的創(chuàng)新可以在降低 CFET 工藝復(fù)雜性方面發(fā)揮重要作用。

接下來(lái)，為了允許基于 CFET 的標(biāo)準(zhǔn)電池從 5 軌擴(kuò)展到 4 軌，CFET 設(shè)備可能會(huì)與背面功率傳輸集成。這種新的布線方案將需要高縱橫比的通孔開口和自對(duì)準(zhǔn)圖案，對(duì)柵極間隔物具有良好的選擇性。

在存儲(chǔ)空間中，DRAM 目前依靠一個(gè)又窄又高的電容器作為位單元。當(dāng)縮放間距以增加密度時(shí)，電容器的橫向臨界尺寸 (CD) 將繼續(xù)縮小，并且需要將電容器制造得越來(lái)越高以保持電容恒定。這不僅會(huì)導(dǎo)致制造問(wèn)題和產(chǎn)量損失，imen還預(yù)計(jì) 2D DRAM 會(huì)達(dá)到基本的材料極限。為了克服這些問(wèn)題，正在考慮各種3D DRAM流程，并在模塊級(jí)別解決關(guān)鍵挑戰(zhàn)。

imec認(rèn)為，我們很可能會(huì)看到半導(dǎo)體氧化物等新材料的引入，并輔之以使用幾種高縱橫比蝕刻和橫向凹槽步驟，這在很多方面都具有挑戰(zhàn)性。其次，用襯里、電介質(zhì)和金屬填充垂直孔和橫向空腔預(yù)計(jì)至少與今天在 3D-NAND-Flash 技術(shù)中遇到的一樣具有挑戰(zhàn)性。

編輯：黃飛

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