3D亞納米時(shí)代，CMOS邏輯電路如何發(fā)展？

3D亞納米時(shí)代，CMOS邏輯電路如何發(fā)展？

? IEDM（國際電子器件會(huì)議）是全球最大的半導(dǎo)體器件技術(shù)和工藝技術(shù)國際會(huì)議。這次，我們將簡要介紹“存儲(chǔ)器”以外領(lǐng)域的著名講座。這些領(lǐng)域包括“下一代CMOS”、“將器件構(gòu)建到多層布線工藝中的技術(shù)”、“傳感器內(nèi)計(jì)算技術(shù)”、“寬間隙器件”和“圖像傳感器”。有不少關(guān)于“下一代CMOS”的著名講座。因此，我們將它們分為“互補(bǔ)FET”、“2D材料”和“多層布線”子類別，按順序進(jìn)行介紹。

?將構(gòu)成CMOS的兩個(gè)FET堆疊起來，將硅面積減少一半

第一個(gè)是“下一代CMOS邏輯”領(lǐng)域中的“互補(bǔ)FET(CFET)”。CMOS邏輯電路由至少兩個(gè)晶體管組成：一個(gè)n溝道MOSFET和一個(gè)p溝道MOSFET。晶體管數(shù)量最少的邏輯電路是反相器（邏輯反相電路），由1個(gè)n溝道MOS和1個(gè)p溝道MOS組成。換句話說，它需要相當(dāng)于兩個(gè)晶體管的硅面積。 CFET是這兩種類型MOSFET的三維堆疊。理論上，可以使用一個(gè)FET占用的硅面積來創(chuàng)建CMOS邏輯。與傳統(tǒng)CMOS相比，硅面積減半。但制造工藝相當(dāng)復(fù)雜，挑戰(zhàn)重重，打造難度較大。 在IEDM2023上，CFET研發(fā)取得了重大進(jìn)展。臺(tái)積電和英特爾均推出了單片堆疊下層FET和上層FET的CMOS電路。臺(tái)積電演示了一個(gè)CFET原型，該原型將n溝道FET單片堆疊在p溝道FET之上。所有FET均具有納米片結(jié)構(gòu)。柵極間距為48nm。制造成品率達(dá)90%以上。目前的開/關(guān)比超過6位數(shù)。 英特爾設(shè)計(jì)了一個(gè)CFET原型，將三個(gè)n溝道FET單片堆疊在三個(gè)p溝道FET之上。所有FET均具有納米帶結(jié)構(gòu)（與納米片結(jié)構(gòu)基本相同的結(jié)構(gòu)）。我們制作了柵極間距為60nm的CMOS反相器原型并確認(rèn)了其運(yùn)行。

?采用二維材料制成GAA結(jié)構(gòu)的納米片通道

下一代CMOS邏輯晶體管的另一個(gè)有希望的候選者是通道是過渡金屬二硫?qū)倩?TMD)化合物的二維材料（單層和極薄材料）的晶體管。當(dāng)MOSFET的溝道尺寸縮短時(shí)，“短溝道效應(yīng)”成為一個(gè)主要問題，其中閾值電壓降低且變化增加。減輕短溝道效應(yīng)的一種方法是使溝道變薄。TMD很容易形成單分子層，原則上可以創(chuàng)建最薄的通道。 TMD溝道最初被認(rèn)為是一種用于小型化傳統(tǒng)平面MOSFET的技術(shù)（消除了對(duì)鰭結(jié)構(gòu)的需要）。最近，選擇TMD作為環(huán)柵（GAA）結(jié)構(gòu)的溝道材料的研究變得活躍。候選通道材料包括二硫化鉬（MoS2）、二硫化鎢（WS2）和二硒化鎢（WSe2）。 包括臺(tái)積電等在內(nèi)的聯(lián)合研究小組開發(fā)了一種具有納米片結(jié)構(gòu)的n溝道FET，其中溝道材料被MoS2單層取代。柵極長度為40nm。閾值電壓高，約為1V（常關(guān)操作），導(dǎo)通電流約為370μA/μm（Vds約為1.0V），電流開關(guān)比為10的8次方。 imec和英特爾的聯(lián)合研究團(tuán)隊(duì)使用300mm晶圓上的2D溝道候選材料制造了原型n溝道MOS和p溝道MOS，并評(píng)估了它們的特性。候選材料有MoS2、WS2和WSe2。MoS2單層膜適用于n溝道FET，WSe多層膜適用于p溝道FET。 包括臺(tái)積電等在內(nèi)的聯(lián)合研究小組開發(fā)出一種二維材料晶體管，其電流-電壓特性與n溝道FET和p溝道FET相同（10-1）。MoS2（一種n溝道材料）和WSe2（一種p溝道材料）在藍(lán)寶石晶圓上生長，并逐個(gè)芯片轉(zhuǎn)移到硅晶圓上。此外，英特爾還原型制作了具有GAA結(jié)構(gòu)的二維材料溝道FET，并在n溝道和p溝道上實(shí)現(xiàn)了相對(duì)較高的遷移率。

?石墨烯、釕和鎢將取代銅(Cu)互連

多層布線是支持CMOS邏輯擴(kuò)展的重要基礎(chǔ)技術(shù)。人們擔(dān)心，當(dāng)前流行的銅（Cu）多層互連的電阻率將由于小型化而迅速增加。因此，尋找金屬來替代Cu的研究非常活躍。候選材料包括石墨烯、釕(Ru)和鎢(W)。 臺(tái)積電將宣布嘗試使用石墨烯（一種片狀碳同素異形體）進(jìn)行多層布線。當(dāng)我們制作不同寬度的互連原型并將其電阻與銅互連進(jìn)行比較時(shí)，我們發(fā)現(xiàn)寬度為15nm或更小的石墨烯互連的電阻率低于銅互連的電阻率。石墨烯的接觸電阻率也比銅低四個(gè)數(shù)量級(jí)。將金屬離子嵌入石墨烯中可以改善互連的電性能，使其成為下一代互連的有前途的材料。 imec制作了高深寬比(AR)為6至8、節(jié)距為18nm至26nm的Ru兩層精細(xì)互連原型，并評(píng)估了其特性。制造工藝為半鑲嵌和全自對(duì)準(zhǔn)過孔。在AR6中原型制作寬度為10nm（對(duì)應(yīng)間距18nm至20nm）的Ru線測得的電阻值低于AR2中模擬的Cu線的電阻值。 應(yīng)用材料公司開發(fā)了一種充分利用W的低電阻互連架構(gòu)。適用于2nm以上的技術(shù)節(jié)點(diǎn)。我們充分利用W襯墊、W間隙填充和WCMP（化學(xué)機(jī)械拋光）等基本技術(shù)。

?將存儲(chǔ)器等元件納入多層布線過程

一種有些不尋常的方法是研究多層互連過程（BEOL）中的存儲(chǔ)器等構(gòu)建元件。多層布線下面通常是CMOS邏輯電路。因此，理論上，BEOL中內(nèi)置的元件不會(huì)增加硅面積。它是提高存儲(chǔ)密度和元件密度的一種手段。 斯坦福大學(xué)和其他大學(xué)的聯(lián)合研究小組將提出在多層邏輯布線工藝中嵌入氧化物半導(dǎo)體(OS)增益單元晶體管型存儲(chǔ)元件的設(shè)計(jì)指南。操作系統(tǒng)選擇了氧化銦錫(ITO)FET。我們比較了OS/Si混合單元和OS/OS增益單元。 imec開發(fā)了MRAM技術(shù)，可將自旋軌道扭矩(SOT)層和磁隧道結(jié)(MTJ)柱減小到大致相同的尺寸(39-3)。它聲稱可以將功耗降低到傳統(tǒng)技術(shù)的三分之一，將重寫周期壽命延長10的15次方，并減少存儲(chǔ)單元面積。 加州大學(xué)洛杉磯分校率先集成了壓控MRAM和CMOS外圍電路(39-4)。MRAM的切換時(shí)間極短，為0.7ns（電壓1.8V）。原型芯片的讀取訪問時(shí)間為8.5ns，寫入周期壽命為10的11次方。

?將計(jì)算功能納入傳感器中

我還想關(guān)注“傳感器內(nèi)計(jì)算技術(shù)”，它將某種計(jì)算功能集成到傳感器中。包括旺宏國際在內(nèi)的聯(lián)合研究小組將展示基于3D單片集成技術(shù)的智能圖像傳感器。采用20nm節(jié)點(diǎn)FinFET技術(shù)，將類似于IGZODRAM的存儲(chǔ)層單片層疊在CMOS電路層的頂部，并在其頂部層疊由二維材料MoS2制成的光電晶體管陣列層。光電晶體管陣列的布局為5x5。 西安電子科技大學(xué)和西湖大學(xué)的聯(lián)合研究小組設(shè)計(jì)了一種光電神經(jīng)元，由一個(gè)光電晶體管和一個(gè)閾值開關(guān)組成，用于尖峰神經(jīng)網(wǎng)絡(luò)。對(duì)連續(xù)時(shí)間內(nèi)的傳感信號(hào)（光電轉(zhuǎn)換信號(hào)）進(jìn)行壓縮編碼。

?在硅晶圓上集成GaN功率晶體管和CMOS驅(qū)動(dòng)器

對(duì)于能帶隙比Si更寬的化合物半導(dǎo)體器件（寬禁帶器件），在Si晶圓上制造氮化鎵(GaN)基HEMT的運(yùn)動(dòng)十分活躍。英特爾在300mm硅晶圓上集成了GaN功率晶體管和CMOS驅(qū)動(dòng)器。CMOS驅(qū)動(dòng)器是GaN增強(qiáng)型n溝道MOSHEMT和Sip溝道MOSFET的組合。用于GaN層的Si芯片使用(111)面。對(duì)于SiMOSFET，將另一個(gè)（100）面的硅芯片粘合在一起，只留下薄（100）層，用作溝道。 CEA Leti開發(fā)了用于Ka波段功率放大器的AlN/GaN/Si MIS-HEMT。兼容200mm晶圓Si CMOS工藝。通過優(yōu)化SiN柵極絕緣膜原型制作的HTMT的ft為81GHz，fmax為173GHz。28GHz時(shí)的PAE（功率負(fù)載效率）極高，達(dá)到41%（電壓20V）。假設(shè)我們已經(jīng)實(shí)現(xiàn)了與GaN/SiC器件相當(dāng)?shù)男阅堋?/p>

?6400萬像素、像素尺寸為0.5μm見方的小型CMOS圖像傳感器

在圖像傳感器中，顯著的成果包括像素?cái)?shù)量的增加、像素尺寸的減小、噪聲的減少以及自動(dòng)對(duì)焦功能的進(jìn)步。三星電子已試制出具有6400萬像素、小像素尺寸為0.5μm見方的高分辨率CMOS圖像傳感器。 使用銅電極混合鍵合堆疊三個(gè)硅芯片，并為每個(gè)像素連接一個(gè)光電二極管和后續(xù)電路。與傳統(tǒng)型號(hào)相比，RTS（隨機(jī)電報(bào)信號(hào)）噪聲降低了85%，F(xiàn)D（浮動(dòng)擴(kuò)散）轉(zhuǎn)換增益提高了67%。 OmniVision Technologies開發(fā)了一款HDR全局快門CMOS圖像傳感器，其像素間距為2.2μm。它是通過將兩片硅片粘合在一起而制成的。FPN（固定模式噪聲）為1.2e-（rms值），時(shí)間噪聲為3.8e-（rms值）。 佳能已經(jīng)推出了雙像素交叉CMOS圖像傳感器原型，其中一對(duì)光電二極管以90度扭轉(zhuǎn)排列。通過全方位相位差檢測執(zhí)行自動(dòng)對(duì)焦(AF)。AF的最低照度低至0.007lux。

編輯：黃飛

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