通用電路板自動(dòng)測(cè)試系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)(2)

　　2 系統(tǒng)詳細(xì)設(shè)計(jì)

　　2.1 針床設(shè)計(jì)

　　針床是電路板測(cè)試系統(tǒng)的重要部件，是電路板信號(hào)導(dǎo)出的平臺(tái)。針床的通用性較差，一般是每種電路板對(duì)應(yīng)一個(gè)特定的針床，這使系統(tǒng)的通用性受到很大的限制。為使針床具有一定的通用性，本系統(tǒng)中對(duì)針床的相關(guān)部件進(jìn)行了一些改進(jìn)：

　?。?）探針設(shè)計(jì)。探針見(jiàn)圖2 ａ。本探針是以目前市場(chǎng)上的探針為基礎(chǔ)、自行設(shè)計(jì)的內(nèi)含彈簧的探針，易于固定，信號(hào)導(dǎo)出方便：

　　探針的一端為探頭，是與電路板接觸，并導(dǎo)出信號(hào)的部分；另一端是固定座，是絕緣體，中空，內(nèi)含彈簧，使探頭能夠伸縮；中間為信號(hào)的導(dǎo)出端子。為減少各個(gè)信號(hào)間的干擾，導(dǎo)線均采用屏蔽線。為適應(yīng)不同信號(hào)要求，按粗細(xì)和允許的信號(hào)帶寬要求探針?lè)譃槎喾N型號(hào)，使用時(shí)根據(jù)需要對(duì)探針型號(hào)進(jìn)行選擇。

　?。?）探針的固定：在本系統(tǒng)的針床上，探針的固定是采用兩塊相同的探針固定板和4 塊擋板組成，固定板和探針的固定示意圖見(jiàn)圖2 b 和圖2ｃ：固定板的大小與待測(cè)板相同，板上固定孔位置需根據(jù)電路板的技術(shù)文件來(lái)確定，孔的大小需根據(jù)選取探針的型號(hào)來(lái)決定。擋板可以在整個(gè)針床的底座上進(jìn)行移動(dòng)調(diào)整，以適應(yīng)不同尺寸電路板的固定要求；擋板的寬度，前后兩個(gè)為233 mm，左右兩個(gè)為73 mm。

2.2 信號(hào)采集

　　電路板上輸出的待測(cè)信號(hào)主要有三類：電源信號(hào)、脈沖數(shù)字信號(hào)、電平變換信號(hào)。此外還有一些頻率較高的模擬信號(hào)，如音視頻信號(hào)，此類信號(hào)一般不作為關(guān)鍵測(cè)試信號(hào)，若需測(cè)試時(shí)可按高頻信號(hào)進(jìn)行采集。其中電源信號(hào)和電平變換信號(hào)均可視為直流信號(hào)來(lái)采集，用AD7864 完成采集。而脈沖數(shù)字信號(hào)的頻率較高，動(dòng)輒就幾十兆赫茲甚至上百兆赫茲，需要用高速的AD（本系統(tǒng)中用的是AT84AD331） 來(lái)進(jìn)行采集，并且需要對(duì)頻率進(jìn)行測(cè)量。因此本系統(tǒng)信號(hào)采集分為低頻和高頻兩個(gè)部分，下面分別敘述：

　?。?）低頻部分。本部分主要采集的是電源信號(hào)和電平變換信號(hào)，采用AD7864 作為采集芯片。AD7864 具有片內(nèi)時(shí)鐘、讀寫允許邏輯、多種通道選擇方式以及內(nèi)部精確的2。5 V 參考電壓，這使得其與高速處理器的接口變得非常簡(jiǎn)單。AD7864 轉(zhuǎn)換后的數(shù)據(jù)讀取采用轉(zhuǎn)換后讀取數(shù)據(jù)的方式，其讀取時(shí)序見(jiàn)圖3。

　　采集到的數(shù)據(jù)為D3～D11 共12 位，需根據(jù)采集到的數(shù)據(jù)來(lái)計(jì)算電壓值，計(jì)算公式如下：

　　當(dāng)D11 位為3 時(shí)，電壓為正值，計(jì)算公式為：

　　當(dāng)D11 位為1 時(shí)，電壓為負(fù)值，計(jì)算公式為：

　　以上兩式中D 為讀取的12 位數(shù)據(jù)，ＦＳＲ 為AD7864 的測(cè)量范圍，本例中為23 V（測(cè)量范圍為V）。

　?。?）高頻部分。主要是對(duì)脈沖數(shù)字信號(hào)的采集，包括頻率測(cè)量和信號(hào)采集兩個(gè)部分。脈沖數(shù)字信號(hào)的頻率是確定電路板是否工作正常的重要參數(shù)，因此確定脈沖信號(hào)的頻率是否正常是本測(cè)試系統(tǒng)的必要工作。本系統(tǒng)是將待測(cè)信號(hào)接入FPGA 與53MHz 的高精度時(shí)鐘同時(shí)開(kāi)始計(jì)數(shù)，一段時(shí)間后，通過(guò)兩個(gè)信號(hào)的計(jì)數(shù)值來(lái)計(jì)算脈沖信號(hào)頻率的。信號(hào)采集是以AT84AD331 作為采集芯片。AT84AD331 與EP2S63 的連接見(jiàn)圖4。

　　AT84AD331 可以配置成I 路和Q 路單獨(dú)使用，此時(shí)可以同時(shí)采集兩路信號(hào)，最高采樣率為1 Gｓ/ｓ；也可以配置成Ｉ 和Ｑ 路的交錯(cuò)采樣，此時(shí)只能采集1 路信號(hào)，等效采樣率為2 Gｓ/ｓ，使用時(shí)可以根據(jù)需要對(duì)該芯片進(jìn)行在線配置。FPGA 對(duì)AT84AD331數(shù)據(jù)讀取時(shí)序見(jiàn)圖5。

由于AT84AD331 輸入信號(hào)為差分信號(hào)，且信號(hào)峰峰值要求不超過(guò)533 mV。電路板上的待測(cè)信號(hào)都是單端的并且峰峰值一般在4 V～5 V 之間。本系統(tǒng)中采用了13∶1 的變壓器耦合輸入方式，可以完成單端信號(hào)到差分信號(hào)的轉(zhuǎn)換，并且使信號(hào)電壓滿足要求。

　　在FPGA 內(nèi)部完成對(duì)LVDS 信號(hào)的讀取、組合、排序以及存儲(chǔ)等操作。一般情況下存儲(chǔ)的采樣點(diǎn)的值在1 333 以內(nèi)，然后對(duì)這些采樣點(diǎn)的值進(jìn)行計(jì)算，可以得到實(shí)際電壓值，計(jì)算公式如下：