簡(jiǎn)單聊一聊電源完整性

我們經(jīng)常會(huì)聽到的信號(hào)/電源完整性，那么電源完整性是個(gè)啥概念那，這一期我們就簡(jiǎn)單聊一聊。

先看對(duì)于圖1(a)所示的電源供電系統(tǒng)，等效為理想電壓源，RLC元件，負(fù)載組成的電路。也可更簡(jiǎn)單的等效為理想電壓源和內(nèi)阻Z組成的供電回路，當(dāng)負(fù)載有動(dòng)態(tài)電流需求時(shí)，在等效阻抗Z上會(huì)有一定的壓降存在，包含了不同頻率分量。

圖1

圖1的供電模型的典型板級(jí)應(yīng)用實(shí)現(xiàn)形式，如圖2所示。板級(jí)電源模塊(Voltage regulator module，VRM)通過印制電路板(Print Circuit Board，PCB)對(duì)焊接在其上的集成電路(Integrated Circuits，IC)提供電源。這里需要說明的是電流回路主要怎么樣的，首先是VRM的電源輸出經(jīng)過過孔到達(dá)PCB的電源平面，通過過孔到達(dá)封裝的管腳，再通過封裝到達(dá)芯片的電源Pad（封裝形式?jīng)Q定了封裝內(nèi)部的電源路徑形式），通過芯片內(nèi)部的電源網(wǎng)絡(luò)到達(dá)器件端口，再通過幾乎相似的地回路回到VRM地，從而形成完整的供電回路。

圖2

外部電源要經(jīng)過供電路徑上的不同組件才能到芯片內(nèi)部，晶體管級(jí)端口得到的電壓總是多多少少總會(huì)存在偏差。特別是對(duì)于高速電路和其他一些電源要求嚴(yán)苛的芯片，如紋波小于±5%或±3%的規(guī)格。電源的設(shè)計(jì)就面臨著越來越大的挑戰(zhàn)。

特別是Die內(nèi)動(dòng)態(tài)電源比較難以準(zhǔn)確測(cè)量。實(shí)際芯片內(nèi)部的電源環(huán)境可能會(huì)比較惡劣。舉個(gè)不恰當(dāng)?shù)睦?，就像上邊要發(fā)財(cái)政補(bǔ)貼每人100塊錢，經(jīng)過幾級(jí)的截留，實(shí)際到手可能只剩80塊了。中間經(jīng)過的多了，保不準(zhǔn)就有損耗。

電源完整性 （Power Integrity，PI）通俗理解就是給負(fù)載準(zhǔn)確完整地供電。主要是通過評(píng)估和優(yōu)化設(shè)計(jì)整個(gè)供電網(wǎng)絡(luò)的阻抗特性，從而滿足芯片內(nèi)的供電需求，保證芯片的功能和性能。電源完整性其實(shí)是個(gè)系統(tǒng)工程。

圖2中主要?jiǎng)澐终麄€(gè)電源系統(tǒng)為四個(gè)部分，VRM，PCB Board，Package，Die。實(shí)際上主要從Board level，Package level和Chip level分別著重處理。

其實(shí)我們通俗對(duì)電源的要求主要體現(xiàn)在兩方面：IR drop小、紋波小。也就是從DC和AC角度的要求。其實(shí)從頻域上可以總結(jié)為在 一定頻段內(nèi)需要保持較低的阻抗 。這里就必須提到目前在電源完整性設(shè)計(jì)方便最基礎(chǔ)最常用的 目標(biāo)阻抗（Target Impedance） 法。

圖3

在目標(biāo)阻抗的計(jì)算中，有經(jīng)驗(yàn)參考，負(fù)載瞬態(tài)電流Itransient可以選擇為最大瞬態(tài)電流的一半。實(shí)際選擇中需要綜合應(yīng)用環(huán)境，合理調(diào)整圖3公式中的瞬態(tài)電流。

圖4

實(shí)際上圖2所示電源路徑上的組件，可等效為圖4所示的包含了電阻、電感和電容組成的串并聯(lián)諧振的等效PDN網(wǎng)絡(luò)模型。并且各部分能夠負(fù)責(zé)“保持低阻抗”的頻率范圍也不相同。

這是因?yàn)楹茈y具體知道某一時(shí)刻的負(fù)載電流的頻率成分，所以無法做到"精準(zhǔn)施策"，采用“一刀切”的方式也未嘗不是一種偷懶的解決方式。即在比較寬頻率范圍內(nèi)，使從Die側(cè)看向PDN網(wǎng)絡(luò)阻抗小于預(yù)定值 Ztarget 。

圖5

圖5為焊接在PCB板上的一個(gè)FCBGA封裝的例子。在封裝中也使用了多層的PCB板，稱之為封裝基板。在基板上也存在去耦電容。

在整個(gè)PDN網(wǎng)絡(luò)中，電阻和電感分布位置主要有，PCB走線和過空，電容器ESL和ESR，封裝的鍵合線(bonding wire) ，凸點(diǎn)(bump)和錫珠(solder ball)等。

電容分布主要包括：分離電容器，電源平面間寄生電容，Die內(nèi)分布電容等。

圖7是一個(gè)典型的PCB或基板上去耦電容到電源地平面的連接剖面圖。圖中的電流回路，包含了電源地平面，過空，走線和電容器等電感和電阻，電感和電阻的阻抗頻率特性，決定了需要盡可能減小其在供電通路上的影響。，比如通過改進(jìn)優(yōu)化電容的焊盤layout設(shè)計(jì)，電源和地平面的介質(zhì)厚度等，將安裝電感和擴(kuò)散電感等控制在比較小的范圍內(nèi)。

圖7

可是大多數(shù)時(shí)候優(yōu)化電阻和電感的成本或代價(jià)會(huì)比較大。而相對(duì)來說，電容的操作空間就比較大了。電容具有和電感具有相反的阻抗頻率特性。因此通過合理選擇電容類型、型號(hào)、容值和分布位置，結(jié)合諧振電路的特點(diǎn)可實(shí)現(xiàn)比較優(yōu)化的電源系統(tǒng)。所以才能看到圖6中在不同系統(tǒng)層級(jí)上，會(huì)有不同的電容設(shè)計(jì)。

對(duì)于實(shí)際電容的模型，如圖8。除了代表電容的符號(hào)C外，還有等效串聯(lián)電阻(ESR)和等效串聯(lián)電感(ESL)，形成了串聯(lián)諧振電路。諧振頻率為 fres=1/(2pisqrt(LC))* ，其中L和C分別是電容器的ESL值和電容值。在諧振頻率處阻抗最小為ESR電阻值，低于頻率fres呈現(xiàn)容性，高與頻率fres呈感性。

圖8

需要注意的是，盡管ESR電阻不影響諧振頻率，但卻影響品質(zhì)因子Q，也就是諧振頻率處的帶寬。而在電容的去耦應(yīng)用中，通常希望電容能夠在一個(gè)較寬的頻率范圍內(nèi)具有較低的阻抗，也就是品質(zhì)因子Q不能太大。因此在電容選型時(shí)，ESR電阻是一個(gè)需要著重考慮的因素。

注意像圖7的電容典型安裝方式，實(shí)際電容的諧振頻率還需要考慮安裝電感，電阻等因素。會(huì)不同程度的小于電容的Datasheet上的標(biāo)稱值。

除了板級(jí)和封裝上，Die內(nèi)也要盡可能多的分布去耦電容，主要作用是負(fù)責(zé)降低高頻阻抗。Die內(nèi)電容多數(shù)是有源器件貢獻(xiàn)的比如，專門做decap電容，器件工作狀態(tài)相關(guān)的器件電容。另一部分可以看做是寄生電容，比如電源和地的Mesh網(wǎng)狀結(jié)構(gòu)的寄生，MIM、MOM等。

通常Die內(nèi)電容會(huì)和bump、鍵合線、基板走線的寄生電感形成LC諧振。諧振頻率位于中頻位置，也就是在中頻表現(xiàn)為比較大的阻抗，因此也稱之為封裝壁壘（Package barrier），也是為什么需要在中頻通過基板或PCB來降低中頻阻抗的原因。

圖9為一個(gè)通過不同補(bǔ)償電容的組合將PDN的阻抗在比較寬的頻率范圍內(nèi)優(yōu)化的阻抗圖。

圖9

想個(gè)問題，為什么越來越多的先進(jìn)封裝上，會(huì)在空間那么小的封裝基板上掛很多電容，直接都放在PCB上不就行了嗎？ 這里就涉及到一個(gè)去耦半徑的概念。

還記得傳輸線中我們講到電信號(hào)在介質(zhì)中以接近光速的電磁波傳輸，實(shí)際傳播速度和主要和PCB材質(zhì)的相對(duì)介電常數(shù)有關(guān)，如圖10，電磁波波長(zhǎng)λ和速度頻率關(guān)系。

芯片內(nèi)部瞬態(tài)電流造成的電壓擾動(dòng)（disturbance）到去耦電容感知到該擾動(dòng)并響應(yīng)需要一定的時(shí)間。該時(shí)間等于信號(hào)的一個(gè)“來回(round trip)”時(shí)間。當(dāng)電容距離太遠(yuǎn)，超過波長(zhǎng)的1/4λ時(shí)，電容的去耦效果就消失了。實(shí)際應(yīng)用中電容安裝距離應(yīng)該越近越好，比如1/40的波長(zhǎng)等。

圖10

例如對(duì)于FR4材質(zhì)，5Ghz的頻率對(duì)應(yīng)的波長(zhǎng)為3cm。這時(shí)候就需要高頻去耦電容距離Die的距離更近一些，特別是對(duì)于大尺寸（CPU，GPU，FPGA等）的封裝，基板上的去耦電容是很有必要的。

而對(duì)于目標(biāo)阻抗的仿真驗(yàn)證，有不同的EDA設(shè)計(jì)工具可以完成。如Cadence的Sigrity，Keysight的ADS以及其他EDA工具等。而實(shí)際板級(jí)的測(cè)量，在頻域可通過網(wǎng)絡(luò)分析儀（Network Analyzer）進(jìn)行阻抗分析。在時(shí)域可通過示波器進(jìn)行板級(jí)和封裝上的電源測(cè)量。

另外在PCB、基板和Die都要考慮電源相關(guān)的測(cè)試問題。只有比較準(zhǔn)確的測(cè)試，才能協(xié)助分析定位問題。比如基板考慮對(duì)一些關(guān)鍵電源的測(cè)試點(diǎn)，Die內(nèi)電源和地壓降可通過模擬測(cè)試通道進(jìn)行測(cè)試，如果有可能測(cè)試到高頻分量更好。

最后需要說明的是，電源的問題說小可小，說大可大，和芯片工作速度密切相關(guān)。作為芯片驗(yàn)證的重要條件之一（PVT），其實(shí)很多時(shí)候?qū)π阅艿挠绊懞茈y做到準(zhǔn)確的評(píng)估。電源完整性對(duì)芯片性能的影響的認(rèn)識(shí)不足，可能會(huì)誤導(dǎo)設(shè)計(jì)和測(cè)試人員對(duì)于測(cè)試問題的判斷，所以要未雨綢繆，多了解一點(diǎn)點(diǎn)，總沒錯(cuò)的。