科普一下先進(jìn)工藝22nm FDSOI和FinFET的基礎(chǔ)知識(shí)

傳統(tǒng)工藝的挑戰(zhàn)

• Leakage/Power consumption issue

泄漏功率仍然是HKMG(High-K Metal Gate)一個(gè)主要問題。從下圖看出，在28nm的High-K Metal Gate Stack中，leakage power仍然在總功耗中占據(jù)主導(dǎo)地位。因此，降低芯片leakage成為設(shè)計(jì)的重點(diǎn)之一。 Leakage是主要cost，直接影響整個(gè)芯片的功耗。

• 三十年內(nèi)物理尺寸scaling1000倍，晶體管數(shù)量增加10的6次方，工藝制程遭遇挑戰(zhàn)

CMOS技術(shù)走到22nm之后，因?yàn)楣饪碳夹g(shù)所限，特征尺寸已很難繼續(xù)微縮，急需革新技術(shù)來維持進(jìn)一步發(fā)展。在眾多的候選技術(shù)之中，F(xiàn)DSOI(Fully Depleted SOI，全耗盡SOI)和FinFET技術(shù)極具競(jìng)爭(zhēng)力。

對(duì)于FDSOI晶體管，硅薄膜自然地限定了源漏結(jié)深，同時(shí)也限定了源漏結(jié)的耗盡區(qū)，從而可改善DIBL(Drain Induced Barrier Lowering，漏致勢(shì)壘降低)等短溝道效應(yīng)，改善器件的亞閾特性，降低電路的靜態(tài)功耗。此外，F(xiàn)DSOI晶體管無需溝道摻雜，可以避免RDF(Random Dopants Fluctuation，隨機(jī)摻雜漲落)等效應(yīng)，從而保持穩(wěn)定的閾值電壓，同時(shí)還可以避免因摻雜而引起的遷移率退化。

傳統(tǒng)planar bulk& FDSOI& FinFET

傳統(tǒng)bulk planar的局限性

• Channel area underneath the gate is too deep and too much of the channel is too far away from the gate to be well-controlled
• Higher leakage power(static/stand-by power)
• Gate is never truly turned off

解決方法：將channel變得更窄，使得可以被gate較好的控制。

可用的解決方案：FDSOI && FinFET

FD-SOI晶體管級(jí)優(yōu)勢(shì)

FD-SOI工藝可以獲得較高的performance（性能比FinFET肯定還是要差點(diǎn)，但是比28nm提高很多），較低的leakage，power，而且成本與28nm HKPG接近。

另外，目前國內(nèi)正在扶持發(fā)展FD-SOI工藝技術(shù)，對(duì)于采用這個(gè)工藝制程的企業(yè)均給與大額的補(bǔ)貼。所以實(shí)際上FD-SOI的芯片流片費(fèi)用相比28nm還會(huì)更便宜。

FD-SOI技術(shù)不僅能得到FinFET全耗盡晶體管帶給平面?zhèn)鹘y(tǒng)技術(shù)的全部好處，而且還能實(shí)現(xiàn)后者無法達(dá)到的先進(jìn)的負(fù)偏壓（back bias）技術(shù)。

減少寄生電容,提高器件頻率,與體硅相比SOI器件的頻率提高20-35%。由于減少寄生電容。降低漏電流，SOI器件的功耗下降35-70%。

FD-SOI消除了****閂鎖效應(yīng) (Latch up 是指CMOS晶片中, 在電源power VDD和地線GND(VSS)之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路, 它的存在會(huì)使VDD和GND之間產(chǎn)生大電流。

FD-SOI工藝可以將工作電壓降低至大約0.4V，而相比之下Bulk CMOS工藝的最小極限值一般在0.9V左右。使用FDSOI的后向偏置技術(shù)可以提供更寬動(dòng)態(tài)范圍的性能，因此特別適合移動(dòng)和消費(fèi)級(jí)多媒體應(yīng)用。

什么是FinFET？

前臺(tái)積電首席技術(shù)官和伯克利公司的前任教授胡正明及其團(tuán)隊(duì)于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FD SOI）。這兩種結(jié)構(gòu)的主要結(jié)構(gòu)都是薄體，因此柵極電容更接近整個(gè)通道，本體很薄，大約在10nm以下。所以沒有離柵極很遠(yuǎn)的泄漏路徑。柵極可有效控制泄漏。

FinFET原理

在鰭式場(chǎng)效應(yīng)晶體管，該信道由一個(gè)薄的翅片由柵極在輕摻雜的薄基板包裹從三個(gè)側(cè)面提供具有減少的漏電流和降低的短溝道效應(yīng)的更好的靜電控制形成。

FinFET具有由薄硅“鰭”包裹的導(dǎo)電溝道。

為什么我們需要FinFET？

隨著設(shè)備尺寸的縮小，在較低的技術(shù)節(jié)點(diǎn)，例如22nm的，具有在溝道長(zhǎng)度，面積，功率和工作電壓的縮放比例，短溝道效應(yīng)開始變得更明顯，降低了器件的性能。為了克服這個(gè)問題，F(xiàn)inFET就此橫空出世。

在傳統(tǒng)CMOS器件中，溝道是水平的，而在FinFET中，溝道是垂直的。FinFET的寬度取決于Fin的高度。

在上圖中，w1 = w3 =鰭的高度，w2 =鰭的厚度。

有效channel寬度=（2 *翅片高度）+翅片厚度

W =（2 * w 1）+ w 2

有效溝道長(zhǎng)度=柵極長(zhǎng)度= L

這種類型的柵極結(jié)構(gòu)提供了對(duì)溝道傳導(dǎo)的改進(jìn)的電控制，并有助于降低漏電流并克服一些短溝道效應(yīng)。

在FinFET工藝下的數(shù)字后端實(shí)現(xiàn)將會(huì)稍微復(fù)雜點(diǎn)，比如Fin必須在grid上。這就對(duì)floorplan提出了更多的挑戰(zhàn)，比如模塊boundary不能隨意給，memory不能隨意擺放等。

FinFET的缺點(diǎn)

• 工藝制程比較復(fù)雜
• 芯片流片需要更多的mask，成本急劇增加

靜態(tài) vs 動(dòng)態(tài) Body-Biasing技術(shù)

• Static: Need BB value optimization prior to implementation

• Dynamic: Can use BB optimization on the spot after implementation

在數(shù)字IC設(shè)計(jì)中，我們通常還是需要用到動(dòng)態(tài)調(diào)整井偏置電壓，符合low power設(shè)計(jì)要求。但是此時(shí)就需要BB Gen，這個(gè)東西還是蠻大的，需要占用芯片一部分面積。

采用了body bias技術(shù)后，除了需要增加BB Gen外，靜態(tài)時(shí)序分析階段的timing signoff也會(huì)變得更加復(fù)雜（signoff corner會(huì)增加很多）。

下圖為28nm HKMG(High-K Metal Gate)與22FDX兩種不同工藝的功耗與頻率量化對(duì)比圖。橙色曲線為28nm HKMG，中間褐色那條曲線為22FDX（不做bias），最上面那條藍(lán)色曲線為22FDX（采用正向bias）。

從圖中數(shù)據(jù)得知，在同樣的頻率下，采用22FDX（不做bias）工藝的功耗相比28HKMG工藝節(jié)省了近50%。而在同樣的頻率和同樣的工藝22FDX下，采用FBB（Forward Body Biasing）的功耗較normal也節(jié)省了近50%的功耗。另外，在同樣的功耗下，不同工藝下芯片的performance也相差30-40%。

22FD-SOI平臺(tái) ( 超低功耗，高性能，低成本應(yīng)用需求 )