在Vivado中構(gòu)建自定義AXI4-Stream FIR濾波器IP 3

封裝 AXI IP 塊

返回到 Package IP 窗口，讓我們?yōu)g覽每個(gè)選項(xiàng)卡并驗(yàn)證，然后最終將其打包。

第一個(gè)選項(xiàng)卡中是輸出 AXI 外設(shè) IP 包的基本顯示信息。

第二個(gè)標(biāo)簽很重要。默認(rèn)情況下，AXI 外設(shè) IP 僅支持啟動(dòng) IP 包編輯器的主 Vivado 所針對(duì)的 FPGA 芯片系列。大多數(shù)時(shí)候，可能希望能夠?qū)?AXI 外設(shè) IP 塊與其他 Xilinx FPGA 芯片系列一起使用，就需要添加我們需要的目標(biāo)FPGA芯片。

對(duì)于其余選項(xiàng)卡，默認(rèn)需求即可。

在最后一個(gè)選項(xiàng)卡中，單擊窗口底部的Package IP按鈕。將出現(xiàn)一個(gè)提示，詢問(wèn)是否要關(guān)閉 IP 編輯器 Vivado 項(xiàng)目。

此時(shí)，F(xiàn)IR AXI IP 塊被打包并放置在 Package IP 窗口的第一個(gè)選項(xiàng)卡指定的目錄中的存儲(chǔ)庫(kù)中。

將自定義 AXI4-Stream FIR 添加到項(xiàng)目

現(xiàn)在自定義 FIR AXI IP 模塊已經(jīng)完成并封裝，我們可以返回原始 Vivado 項(xiàng)目，將其添加到模塊設(shè)計(jì)中。

我們的驗(yàn)證項(xiàng)目如下：

其中DDS IP設(shè)置如下：

創(chuàng)建仿真平臺(tái)

首先創(chuàng)建仿真文件，并在sim文件夾下的 Sources 選項(xiàng)卡中，右鍵單擊它并選擇Set as Top 。

在這種情況下，只需在塊設(shè)計(jì)中實(shí)例化塊設(shè)計(jì)，并為其提供差分系統(tǒng)時(shí)鐘和主 FPGA 復(fù)位。一旦接收到時(shí)鐘和復(fù)位信號(hào)，相位增量狀態(tài)機(jī)就會(huì)自行運(yùn)行。

``timescale 1ns / 1ps`

module sp701_bd_tb;

reg clk_p, clk_n, reset;

always begin

clk_p = 1; clk_n = 0;

#5;

clk_p = 0; clk_n = 1;

#5;

end

always begin

reset = 1;

#40;

reset = 0;

#1000000000;

end

sp701_bd sp701_bd_i (

.reset(reset),

.sys_diff_clock_clk_n(clk_p),

.sys_diff_clock_clk_p(clk_n)

);

endmodule

這里注意一下主 AXI 接口輸出信號(hào)和 tlast、tvalid 和 tdata 需要進(jìn)行初始化。否則仿真將會(huì)報(bào)錯(cuò)。

單擊Flow Navigator窗口中的Run Simulation并選擇Run Behavioral Simulation 。

注意仿真結(jié)果顯示格式。

參考

https://www.hackster.io/

總結(jié)

上面的一些創(chuàng)建細(xì)節(jié)沒(méi)有全部展現(xiàn)，因?yàn)楸旧韺?duì)于IP的創(chuàng)建不是我們的核心，我們只想說(shuō)明使用目前這種BD設(shè)計(jì)可以達(dá)達(dá)簡(jiǎn)化設(shè)計(jì)，尤其是目前Verilog的一些缺點(diǎn)。

最后說(shuō)一下調(diào)試中的注意點(diǎn)，就是使用ILA查看AXI-Stream輸出時(shí)候，會(huì)造成FIR的時(shí)序與采樣混淆導(dǎo)致 FIR 不再工作，可能會(huì)查看不到任何波形，使用AXIS的專用調(diào)試IP即可，后續(xù)我們?cè)谡f(shuō)明這方面的知識(shí)。