三種形式的共射放大電路基本電路特性

BJT共射級(jí)電路放大器是比較常用的一種放大電路，不同于前面的共基級(jí)放大器單一的電路形式，共射級(jí)放大器的設(shè)計(jì)比較靈活，歷史上人們?cè)?jīng)設(shè)計(jì)出過(guò)很多各種各樣的共射級(jí)放大器。最常用的是以下三種形式的共射放大電路（見下圖3-06.01）。一般只要掌握了這三種電路的共通分析方法，那以后再遇到其他比較偏門的共射電路時(shí)，我們也可以按照我們已掌握的共通方法，分析出其基本電路特性。

圖 3-6.01

1. 固定偏置

固定偏置（fixed-bias configuration）是最簡(jiǎn)單的共射放大電路結(jié)構(gòu)，我們現(xiàn)以npn型晶體管為例對(duì)齊進(jìn)行直流分析。

（1） 輸入靜態(tài)工作點(diǎn)

我們將固定偏置的共射放大電路重畫于下，在直流分析（靜態(tài)分析）時(shí)，可將動(dòng)態(tài)輸入電壓vi視為0。

圖 3-6.02

對(duì)于輸入端回路，BJT的發(fā)射結(jié)正偏，我們采用簡(jiǎn)化分析模型，假設(shè)VBE固定為0.7V。因此在輸入回路可得：

上式的IB即為輸入端的靜態(tài)工作電流，在上式中我們可以取合適得RB，而得到一個(gè)比較合理得IB值（一般為幾個(gè)微安級(jí)）。

（2） 輸出靜態(tài)工作點(diǎn)

輸出靜態(tài)工作點(diǎn)，即為求VCE和IC，我們將輸出回路的電壓電流關(guān)系畫于下圖：

圖 3-6.03

當(dāng)BJT工作于正常的放大區(qū)時(shí)：

上兩式中的VCE和IC即為輸出的靜態(tài)工作點(diǎn)。

（3） 飽和條件

在共射電路中的飽和條件與共基電路稍有不同，在共基電路中，VCE《0會(huì)進(jìn)入飽和，而在共射電路中，只要VCE《VCEsat（一般我們常近似取為0.3V），晶體管就會(huì)進(jìn)入飽和。因此，我們可以算出此時(shí)的集電極飽和電流ICsat，

當(dāng)共射電路的進(jìn)入飽和時(shí)，輸入端IB的繼續(xù)增大不會(huì)使輸出電流IC繼續(xù)增大，雖然不會(huì)像共基電路那樣損壞晶體管，但會(huì)使基極電流IB與射極電流IC之間的放大倍數(shù)小于原來(lái)的β參數(shù)。

（4） 固定偏置的缺點(diǎn)

固定偏置的優(yōu)點(diǎn)是：結(jié)構(gòu)簡(jiǎn)單、概念清晰。但是我們一般很少將固定偏置電路直接應(yīng)用于實(shí)際設(shè)計(jì)，原因在于固定偏置電路有一個(gè)致命的缺點(diǎn)：就是工作點(diǎn)不穩(wěn)。

前面曾經(jīng)說(shuō)過(guò)，由于半導(dǎo)體器件加工工藝的限制，一般參數(shù)都會(huì)偏離標(biāo)準(zhǔn)值，比如對(duì)某個(gè)BJT來(lái)說(shuō)，放大系數(shù)β在50~200范圍內(nèi)都算正常，整整差了4倍。那么根據(jù)上式：

同樣的電路，輸出靜態(tài)電流IC就會(huì)差整整4倍，輸出靜態(tài)電壓VCE也會(huì)有較大范圍的變化，由此帶來(lái)的電路功耗、放大倍數(shù)等一系列性能也會(huì)跟著變化，這樣不穩(wěn)定的性能是無(wú)法在實(shí)際產(chǎn)品中使用的。

2. 改進(jìn)的固定偏置

（1） 負(fù)反饋的作用

在固定偏置的發(fā)射極增加一個(gè)射極電阻RE，可以大大提高電路的穩(wěn)定性，如下圖所示，這種形式的電路也可以稱為射極偏置（emitter-bias Configuration）：

圖 3-6.04

這種設(shè)計(jì)稱為“負(fù)反饋”設(shè)計(jì)，負(fù)反饋設(shè)計(jì)是一個(gè)很龐大的話題，這里你可以先簡(jiǎn)單將其理解為：負(fù)反饋結(jié)構(gòu)的電路本身有一種穩(wěn)定作用，當(dāng)某種非正常因素（比如β值偏移，溫度影響等等）導(dǎo)致電路工作點(diǎn)偏移時(shí)，負(fù)反饋結(jié)構(gòu)會(huì)迫使電路工作點(diǎn)回向正常值方向移動(dòng)，從而減小偏移值，提高穩(wěn)定性。

我們這里先粗略定性地看一下射極電阻RE對(duì)提高電路穩(wěn)定性的作用：

（1）當(dāng)放大系數(shù)β增大導(dǎo)致IC增大時(shí)，流過(guò)RE的電流IE也會(huì)增大，由此會(huì)導(dǎo)致E點(diǎn)的的電壓VE升高。

（2）當(dāng)VE升高，由于VBE保持固定值0.7V不變，因此結(jié)果導(dǎo)致B點(diǎn)電壓VB升高。

（3）VB升高，但VCC不變，由此導(dǎo)致RB兩端的壓降減小，從而導(dǎo)致輸入電流IB減小。

（4）IB的減小最終會(huì)導(dǎo)致IC的減小，抑制了前面因β增大導(dǎo)致IC增大的效應(yīng)，因此提高了電路的穩(wěn)定性。

當(dāng)然，如果你若要深究的話，又會(huì)發(fā)現(xiàn)：IC的減小會(huì)導(dǎo)致IE的減小，再導(dǎo)致VE的減小和VB的減小，然后又使得IB增大……那么，究竟哪個(gè)對(duì)最終結(jié)果的影響力更大些？這個(gè)就需要下面的定量分析了。

（2） 靜態(tài)工作點(diǎn)分析

圖 3-6.05

● 先看輸入回路：

輸入回路的關(guān)系式為：

解得：

● 再看輸出回路：

● 關(guān)于簡(jiǎn)化運(yùn)算的說(shuō)明：

這里你可能還有一點(diǎn)小疑惑，為什么在輸入回路中，不把（1+β）簡(jiǎn)化成≈β，不去掉那個(gè)1？而在輸出回路中，卻做了IE≈IC?的簡(jiǎn)化，去掉了那個(gè)1呢。其實(shí)理由很簡(jiǎn)單：輸入回路的計(jì)算式中，即便留著那個(gè)1，計(jì)算起來(lái)也不麻煩，所以就放著了。而在輸出回路的計(jì)算式中，留著那個(gè)1算起來(lái)稍微有點(diǎn)麻煩了，所以就把它給去掉了。

聽著是不是很隨意呢？其實(shí)這就是工程中模擬電路的魅惑點(diǎn)所在。因?yàn)閷?shí)際的模擬電路要面臨很多的不確定參數(shù)的影響（比如，常規(guī)使用的電阻都是5%的誤差等級(jí)的；BJT等半導(dǎo)體器件的參數(shù)甚至?xí)?0%以上的偏差；受溫度影響，很多參數(shù)也會(huì)偏）。你辛辛苦苦算出來(lái)的精確解，僅一個(gè)5%的電阻阻值偏差就可以把結(jié)果給帶偏。所以，太精確的計(jì)算有時(shí)并不是很必要，很多計(jì)算都可以作簡(jiǎn)化。那么，究竟對(duì)哪些部分可以做簡(jiǎn)化，哪些部分不作簡(jiǎn)化呢？這個(gè)在很大程度上取決于設(shè)計(jì)者本人的經(jīng)驗(yàn)（或者說(shuō)直覺）。

所以，有時(shí)你可以看到在一些不同的模電教材上，對(duì)于同樣形式的電路，不同的作者會(huì)給出稍微有點(diǎn)不同的公式，這個(gè)是因?yàn)樗麄兏髯匀〉暮?jiǎn)化點(diǎn)不同。但是，分析原理肯定都是一樣的，而且他們的結(jié)果也都是可用的。這個(gè)隨著你本人經(jīng)驗(yàn)的增長(zhǎng)，就會(huì)理解他們各自的做法了。

案例3-6-1： 在下圖中，計(jì)算當(dāng)β=50和β=200時(shí)的IB， IC， VCE，并進(jìn)行比較。

解： （1）當(dāng)β=50時(shí)：

IC1和IC2只相差2.5倍，說(shuō)明反饋電阻RE確實(shí)改善了電路的穩(wěn)定性。

另外，當(dāng)β=200時(shí)，VCE2僅比飽和閾值VCESat （0.7V）大一點(diǎn)點(diǎn)，已處于放大區(qū)的邊緣，還可以勉強(qiáng)工作。若是沒有反饋電阻RE，BJT會(huì)早早地就進(jìn)入飽和區(qū)，而不能起正常放大作用了。

（3） 飽和條件

當(dāng)VCE《VCESat時(shí)，晶體管進(jìn)入飽和區(qū)。因此，我們可以算出此時(shí)的集電極飽和電流ICsat，

當(dāng)IC》ICsat時(shí)，晶體管進(jìn)入飽和。