應用于數(shù)字中頻接收機中大動態(tài)范圍實時數(shù)控AGC電路的設計

引言

在頻譜分析儀、中頻接收機等諸多儀器中，動態(tài)范圍是衡量儀器性能的重要指標之一。為了擴大儀器的動態(tài)范圍，在頻譜儀、接收機等儀器中經(jīng)常采用自動增益控制電路（AGC電路）。AGC電路是一種在輸入信號幅度變化很大的情況下，其輸出信號幅度可保持恒定或僅在較小范圍內(nèi)變化的自動控制電路。

與模擬AGC相比，數(shù)控AGC由于反饋部分的主要功能由數(shù)字部分實現(xiàn)，故其AGC控制可以更加容易地得到實現(xiàn)。利用數(shù)字信號處理精度高的特點，可以精確地實現(xiàn)數(shù)字增益補償，使系統(tǒng)具有快速收斂和精確地穩(wěn)態(tài)響應等優(yōu)點。

AGC電路分為非實時和實時兩種。前一種電路采用后反饋技術來實現(xiàn)，因此，在有實時性要求的場合不能使用；而后一種AGC電路則采用前饋技術實現(xiàn)，能夠實現(xiàn)對信號的實時調(diào)理，因而克服了非實時性電路的缺點。在數(shù)字化中頻頻譜分析儀和數(shù)字中頻接收機等測量儀器中，由于ADC器件存在量化噪聲、孔徑抖動、差分非線性失真、熱噪聲等誤差，故會造成ADC輸入動態(tài)范圍及有效輸出位數(shù)的下降，從而限制了儀器的輸入動態(tài)范圍，難以滿足設計要求。對于一個14位ADC器件來說，當參考電壓為1V時，在理想情況下，其所能轉換的信號電平功率為-65 dBm～13dBm，動態(tài)范圍為78 dB。而在噪聲、量化誤差等因素的影響下，該范圍還會被進一步壓縮，從而降低儀器的性能指標。為了保證儀器有更寬的動態(tài)范圍和更高的幅度精度，本設計采用實時自動量程控制技術，該技術可使ADC轉換器工作在最佳狀態(tài)下，以減少量化誤差的影響，提高信噪比，從而得到較大的動態(tài)范圍。

1 實時數(shù)控AGC原理

實時數(shù)控AGC電路通常采用前饋式電路結構，以在信號到達ADC器件前完成對其調(diào)理。這種電路一般由預選濾波器、放大一抗混疊濾波電路、數(shù)控增益放大／衰減電路、模數(shù)轉換電路、信號幅度提取電路、邏輯規(guī)則產(chǎn)生模塊和數(shù)字增益補償模塊組成，其電路結構如圖1所示。其中邏輯規(guī)則產(chǎn)生模塊和數(shù)字增益補償模塊為數(shù)字信號處理部分，可在FPGA器件內(nèi)部實現(xiàn)。

前端模擬混頻后得到的中頻信號首先經(jīng)過一組單極點濾波器（包含LC濾波器、晶體濾波器）來濾除帶外信號，然后通過選通再輸出到信號幅度提取電路和放大-抗混疊電路?？够殳B濾波器能夠更有效地濾除帶外信號，避免采樣頻譜混疊。該電路一般具有多個極點，所以有顯著的群時延特性，對于一個快速上升的中頻模擬信號，經(jīng)過抗混疊濾波器后，通常會產(chǎn)生時延，這個時間可以換算為多個采樣時間間隔。而延遲可使信號在送入ADC之前有充裕的時間被數(shù)控增益芯片放大／衰減，以適應ADC器件的工作范圍。信號幅度提取電路先提取輸入信號的幅值，然后再經(jīng)過量化后，被轉換為檔位信息，再通過邏輯規(guī)則產(chǎn)生模塊根據(jù)檔位信息配置數(shù)控增益芯片進行放大／衰減。當輸入信號幅度較大時，邏輯規(guī)則產(chǎn)生模塊應立即減小增益，以防止ADC器件過載；而當輸入信號幅度長時間保持較小時，邏輯規(guī)則產(chǎn)生模塊才會增加增益，這樣可減小輸入信號有效噪聲，提高ADC的輸出有效位數(shù)（ENOB）。同時，采樣之后的數(shù)字增益補償模塊則根據(jù)檔位信息提供的補償值相應地調(diào)節(jié)采樣數(shù)據(jù)，以實時補償前端模擬電路的增益，從而準確恢復出輸入的模擬中頻信號幅度。

2 實時AGC電路的關鍵技術

實現(xiàn)實時AGC電路的關鍵在于抗混疊濾波器的設計、邏輯規(guī)則產(chǎn)生模塊的設計和數(shù)字增益補償模塊的設計。

設計中，AGC的實時性體現(xiàn)在兩個方面，首先是對輸入信號的實時放大／衰減，設計可采用前饋式電路結構，并將信號分為兩路進行處理，通常需要在放大-抗混疊濾波電路的延遲時間段內(nèi)完成對信號的檔位信息判斷及控制自動增益放大／衰減芯片增益的改變，從而實現(xiàn)對輸入信號的實時放大／衰減；其次是利用數(shù)字電路對數(shù)據(jù)后處理的能力來實時完成數(shù)字增益補償。

對于前者，其關鍵在于抗混疊濾波器的設計?？够殳B濾波器的作用有二，其一是濾除帶外信號，防止頻譜混疊；其二是產(chǎn)生一定時間的延遲。一般將抗混疊濾波器設計成低通或者帶通濾波器，并采用模擬器件電感和電容搭建而成，這樣就會產(chǎn)生固定時間的延遲。要實現(xiàn)對輸入信號的實時放大／衰減，就要精心設計并利用這個延遲時間，在延遲時間內(nèi)同步地完成一系列檢測、控制及計算工作，包括用信號幅度提取電路得到輸入信號的包絡電平功率，用邏輯規(guī)則產(chǎn)生模塊并通過包絡電平功率的量化值判斷出檔位信息，再根據(jù)檔位信息生成各個檔位的電壓增益值，同時配置數(shù)控增益放大／衰減器對信號進行放大／衰減。

而對于后者，其關鍵在于數(shù)字增益補償模塊的設計。當邏輯規(guī)則產(chǎn)生模塊生成檔位信息后，可根據(jù)檔位信息計算出每一個檔位的補償值，然后將其送入數(shù)字增益補償模塊。數(shù)字增益補償模塊利用該補償值對ADC轉換后的結果進行補償，從而得到輸入信號的幅度值。流水線型ADC器件轉換操作存在的固定延遲時間一般為采樣周期的固定倍數(shù)，所以，在數(shù)字增益補償時，不能出現(xiàn)對信號的誤補償，以防止補償后的信號發(fā)生畸變，因而要求時間同步。在數(shù)字邏輯中，時間同步或延遲的控制較容易實現(xiàn)，可用D觸發(fā)器或者計數(shù)器來實現(xiàn)延遲，這樣延遲時間也容易控制。

要得到輸入信號的準確幅度值，在數(shù)字增益補償模塊中僅采用移位是不行的，還需要在移位的基礎上進行校準，其原因有兩條，第一：由于在前端電路中模擬器件固有缺陷的存在導致了中頻信號在經(jīng)過調(diào)理電路后存在一定的電平誤差，因此，在數(shù)字增益補償時，需要校準這個誤差；第二：對數(shù)字信號左移／右移一位，相應的功率電平將放大／衰減6 dB。所以，移位只能實現(xiàn)6 dB整數(shù)倍增益的補償，而不能實現(xiàn)其它增益值的補償。此外，在加入自動增益放大／衰減后，系統(tǒng)動態(tài)范圍將增加，故需要考慮信號表征的問題，通過對ADC轉換后的數(shù)據(jù)進行位擴展能有效地解決這個問題。

在整個實時AGC電路中，邏輯規(guī)則產(chǎn)生模塊將起到紐帶作用，它是電路的控制核心，因此，采用數(shù)字電路實現(xiàn)可對其他電路進行控制。根據(jù)包絡幅度量化值，該模塊可產(chǎn)生檔位信息并計算出每一檔位的放大／衰減增益值和補償值，同時配置數(shù)控增益放大／衰減器以調(diào)節(jié)增益，同時提供補償值至數(shù)字增益補償模塊。AGC電路對信號進行放大／衰減實質(zhì)上是對信號的動態(tài)范圍進行某種“映射”。根據(jù)輸入信號的大小可將其劃分為不同的檔位，自動增益控制的作用是將不同檔位的信號加以放大／衰減，并將各檔輸入信號范圍均“映射”到ADC器件最佳工作范圍內(nèi)，其映射關系如圖2所示。在對信號進行分檔時，要考慮“映射”后的信號范圍應匹配ADC器件信號的輸入范圍，所以，分檔不宜選擇過少，并且，同一檔位信號大小也不能相差太大，以防止“映射”后的信號落在ADC最佳工作范圍之外。

圖2中，DRh，DR1，DR2，DR3，DR4，DR5和DR1是分別對應不同輸入信號的功率電平值，Dh和D1對應ADC器件最佳工作范圍的最大和最小功率電平值。

3 設計與實現(xiàn)

圖3所示是一種應用于數(shù)字中頻接收機的大動態(tài)范圍實時數(shù)控AGC電路的原理框圖。

射頻信號經(jīng)前端混頻處理后可輸出21．4 MHz的模擬中頻信號，該中頻信號的功率電平范圍為-80 dBm～20 dBm。經(jīng)過預選濾波器，該中頻信號將分別被送入到抗混疊濾波電路和信號幅度提取電路。設計中，在對信號進行幅度提取前，應先對信號進行不同增益的放大，增益分別為0 dB和40 dB，經(jīng)放大后的信號可送入峰值包絡檢波器中得到幅度值，從而完成信號幅度的提取。之后，可用分辨率比較低的ADC器件對幅度值進行量化，當輸入信號比較大時，可根據(jù)0dB通道的量化值得到檔位信息；而當輸入信號比較小時，則可根據(jù)40 dB通道的量化值得到檔位信息。因此，根據(jù)不同增益通道的量化值來判斷檔位信息的方法極大地豐富了檔位信息，進而精確地實現(xiàn)數(shù)控增益放大／衰減。

設計可選用AD公司推出的線性數(shù)控增益放大／衰減芯片AD8369，并采用兩片數(shù)控芯片級聯(lián)的方式對輸入信號進行實時放大／衰減，共可得到90 dB的增益調(diào)節(jié)范圍。邏輯規(guī)則產(chǎn)生模塊可同時控制兩片數(shù)控增益放大／衰減芯片，以使增益平均分配在兩級數(shù)控增益放大／衰減芯片上，從而實現(xiàn)增益的粗調(diào)和細調(diào)。設計時可選用AD公司的14位ADC器件ADS6145來對模擬信號進行量化。

由于ADS6145轉換時的參考電壓為1 V，故應將該輸入信號幅度值盡可能的放大／衰減到略小于1 Vpp。本設計中的具體操作是將每一檔位中的最大輸入信號功率放大／衰減到12 dBm，這樣可以保證ADC工作在最佳狀態(tài)，以使輸出有效位最大。根據(jù)以上設計原則，便可以得到具體的分檔信息及表1所列的對應放大／衰減量表。

4 結束語

本文采用前饋式電路結構，并利用抗混疊電路的延遲特性實現(xiàn)了對輸入信號的實時放大／衰減。同時利用FPGA器件良好的數(shù)字特性實現(xiàn)了數(shù)控AGC的設計，從而實現(xiàn)了對信號的實時數(shù)字增益補償，有效減少了電路體積。同時，采用兩級數(shù)控增益放大／衰減器級聯(lián)和根據(jù)兩路不同增益通道提取的幅度值來判斷檔位信息，也提高了實時數(shù)控AGC電路的動態(tài)范圍和整個系統(tǒng)的精度。實驗結果表明，該電路能夠實現(xiàn)實時AGC的電路功能，并有效擴展了動態(tài)范圍。