WEBENCH Clock Architect：讓硬件工程師少些煩惱，多分輕松

你在解決系統(tǒng)計(jì)時(shí)問題時(shí)，是不是需要使用分立式晶振和振蕩器呢？對于大多數(shù)硬件設(shè)計(jì)師來說，這看起來的確是一個(gè)顯而易見的方法，又有誰會到互聯(lián)網(wǎng)上費(fèi)時(shí)費(fèi)力地搜尋那些包括時(shí)鐘發(fā)生器IC和緩沖器/分布器件的經(jīng)優(yōu)化時(shí)鐘樹解決方案呢。雖然節(jié)省時(shí)間，但是這個(gè)使用分立式晶振和振蕩器的方法經(jīng)常會導(dǎo)致物料清單 (BOM) 成本的增加，并且會降低整個(gè)系統(tǒng)的性能。WEBENCH? Clock Architect（時(shí)鐘架構(gòu)師）是業(yè)內(nèi)首款時(shí)鐘和定時(shí)工具；這個(gè)工具建議用戶使用一個(gè)包含TI廣泛計(jì)時(shí)產(chǎn)品庫中器件的系統(tǒng)時(shí)鐘樹解決方案。這個(gè)已獲專利的多部分推薦算法—這款工具的精髓所在—為那些尋找高性能、靈活計(jì)時(shí)解決方案的設(shè)計(jì)師們提供快速解決方案，以及順暢的使用體驗(yàn)。

除了推薦經(jīng)優(yōu)化的時(shí)鐘樹解決方案，這款工具特有先進(jìn)鎖相環(huán) (PLL) 濾波器設(shè)計(jì)功能和相位噪聲仿真功能，從而使你能夠仿真并優(yōu)化時(shí)鐘樹設(shè)計(jì)，以滿足系統(tǒng)的需求。我們來一起看一看最近升級后的某些新特性。

現(xiàn)在你可以輸入與外部基準(zhǔn)有關(guān)的定制相位噪聲系統(tǒng)配置，比如說晶體振蕩器 (XO)、壓控晶體振蕩器 (VCXO) 和壓控振蕩器 (VCO)。外部基準(zhǔn)源的準(zhǔn)確建?？梢詷O大地提升器件輸出時(shí)鐘相位噪聲/抖動仿真結(jié)果的精度。請見圖1。

圖1.輸入與基準(zhǔn)時(shí)鐘有關(guān)的定制相位噪聲

WEBENCH Clock Architect讓你從一個(gè)下拉列表中選擇一個(gè)特定的TI計(jì)時(shí)器件（或者使用常規(guī)表示法的多個(gè)器件）。圖2是你在選擇所需器件、敲入輸入和輸出頻率、并且設(shè)計(jì)一個(gè)環(huán)路濾波器或仿真相位噪聲時(shí)的屏幕截圖。

圖2：器件過濾器

在這款工具中得出的相位噪聲仿真值與實(shí)際芯片性能進(jìn)行緊密匹配。然而，直到最近，分?jǐn)?shù)倍分頻鎖相環(huán) (fractional-N PLL) 的相位噪聲仿真并不包含雜散。對WEBENCH Clock Architect的最近一次升級包括PLL相位檢測器的建模， 以及針對大多數(shù)器件的分?jǐn)?shù)、次分?jǐn)?shù)和其它部件特有雜散的建模。我們一直努力提高這款工具的雜散建模水平，并且不斷升級與特定產(chǎn)品相關(guān)的功能。圖3顯示的是一個(gè)分?jǐn)?shù)倍分頻鎖相環(huán)的示例，以及它所生成的帶有雜散的輸出時(shí)鐘相位噪聲曲線圖。

圖3：帶有雜散的輸出時(shí)鐘相位噪聲曲線圖

我們也對PLL濾波器設(shè)計(jì)功能進(jìn)行了某些升級。在最近發(fā)布的版本中，如圖4的屏幕截圖中所示，高級用戶能夠定制PLL帶寬、相位裕量和gamma值等環(huán)路濾波器參數(shù)。你可以輸入定制環(huán)路濾波器組件值或者從一個(gè)整數(shù)值列表中選擇（如果這款器件提供這些數(shù)據(jù)的話），然后通過仔細(xì)查看波特圖來檢查環(huán)路穩(wěn)定性（圖5）。由于包含有PLL鎖定時(shí)間建模功能，你可以驗(yàn)證環(huán)路濾波器設(shè)計(jì)策略對于PLL鎖定時(shí)間（以及相位噪聲）的影響，并考慮必要的設(shè)計(jì)均衡與取舍（圖6）。

圖4：定制環(huán)路參數(shù)選擇

圖5：定制環(huán)路濾波器組件選擇和仿真

圖6：鎖定時(shí)間仿真和估算

直到近期，WEBENCH Clock Architect還只能夠支持無源環(huán)路濾波器設(shè)計(jì)?，F(xiàn)在，由于最新的一次升級，這個(gè)工具支持有源環(huán)路濾波器設(shè)計(jì)（在Advanced（高級）設(shè)置下）。相對于有源環(huán)路濾波器，無源環(huán)路濾波器通常由于其低成本、簡單性和帶內(nèi)相位噪聲等因素而受到用戶歡迎。不過，在特定情況下—當(dāng)VCO需要的調(diào)諧電壓高于PLL電荷泵所能提供的電壓時(shí)，或者當(dāng)VCXO的輸入阻抗不足時(shí)—就必須使用有源濾波器了。請見圖7中的下拉菜單。

圖7：有源環(huán)路濾波器選型和仿真

對WEBENCH Clock Architect的最后一個(gè)重大升級就是可以與其他用戶分享設(shè)計(jì)。只需單擊圖8中顯示的Share Project（分享項(xiàng)目）按鈕，你就可以生成一個(gè)包含所有設(shè)計(jì)細(xì)節(jié)的PDF格式的報(bào)告。

圖8：分享設(shè)計(jì)

為了滿足應(yīng)用的嚴(yán)格要求，TI具有一個(gè)健康的產(chǎn)品庫，其中包含靈活且高性能時(shí)鐘發(fā)生器、時(shí)鐘抖動消除器、射頻 (RF) PLL/合成器、時(shí)鐘緩沖器和振蕩器。

我所中意的時(shí)鐘發(fā)生器和可編程振蕩器分別是LMK03328和LMK61E2。這些器件具有超低RMS抖動性能（典型值100fs）、靈活性（集成EEPROM和ROM），以及豐富特性（支持頻率裕量設(shè)定）。當(dāng)你的下一個(gè)設(shè)計(jì)使用這些器件以及TI.com內(nèi)所提供的很多其它器時(shí)，你可以用WEBENCH Clock Architect來仿真這個(gè)設(shè)計(jì)的相位噪聲。

原文鏈接：

https://e2e.ti.com/blogs_/b/analogwire/archive/2016/03/10/the-new-and-improved-webench-clock-architect?DCMP=clockarchitect&HQS=sys-gen-web-clockarchitect-adh-lp-null-cn